Reliability Study of 130nm CMOS technology submitted to hot carrier injections
Etude de la fiabilité porteurs chauds et des
performances des technologies CMOS 0.13 μm - 2nm
Résumé
This work is devoted to the study of the 130nm CMOS generation degradation, submitted to high energy carriers injections, witch are generated under high electric fields. Generally, the consequences of these degradation mechanisms are found in a significant temporal drift of the representative electric parameters of transistors. These drifts are related on the charges trapping in gate oxide and due to the electronic states generation at Oxide-Silicon (SiO2-Si) interface. This study presents in a first part basis of MOS structure operation and influence of interface states and oxide charges presence. Effects known as parasitic, related to the miniaturization of the geometries, as well as the methods which make it possible to characterize them are presented. Thereafter we expose the experimental means which allow to highlight degradations and to distinguish their type localization. These techniques are current-voltage or charge pumping measurements, and were adapted in order to answer to ultra thin gate oxide specificities. These devices, as well as other samples, representative of older technologies (500nm-12nm), were submitted to static stresses. We thus could highlight the evolution of the worst case degradations, but also of the degradation mechanisms, and thus, of the type of induced defects. Finally we describe lifetime extrapolation methods, based on hot carrier currents expression. These models do not take into account direct tunnel currents imposed by the thinness oxides (2nm), which strongly play in PMOS aging. We propose a simple model which allow to separate hot carriers flow on the one hand, and “cold” carriers (injected in tunnel mode) on the other hand.
Ces travaux sont consacrés à l'étude de la dégradation des transistors MOSFETs de la génération 130nm-2nm, soumis aux injections de porteurs énergétiques générés par les champs électriques élevés. D'une manière générale, les conséquences de ces mécanismes de dégradation se retrouvent dans une dérive temporelle significative des paramètres électriques représentatifs des performances des transistors. Ces dérives sont liées au piégeage de charges dans l'oxyde et à la génération d'états électroniques à l'interface Oxyde-Silicium (SiO2-Si).
Cette étude présente dans un premier lieu le principe de fonctionnement de la structure MOS et l'influence de la présence d'états d'interface et de charges dans l'oxyde. Les effets dits parasites, liés à la miniaturisation des géométries, ainsi que les méthodes qui permettent de les caractériser sont présentées. Par la suite nous exposons les moyens expérimentaux qui permettent de mettre en évidence les dégradations et d'en distinguer la nature et la localisation. Ces techniques sont de type courant tension, ou par pompages de charges, et ont été adaptées et paramétrées pour répondre au spécificité de ces dispositifs à oxydes de Grille ultraminces. Ces dispositifs, ainsi que d'autres échantillons, représentatifs de technologies plus anciennes (500nm-12nm), ont été soumis à des stress statiques. Nous avons ainsi pu mettre en évidence l'évolution des pires cas de dégradation, mais également des mécanismes de dégradation et donc du type de défauts induits, à l'aide des techniques présentées. Enfin nous décrivons les méthodes d'extrapolation basée sur l'expression des courants de porteurs chauds dans la structure. Ces modèles ne tiennent pas compte des courants tunnels directs imposés par la finesse des oxydes (2nm), qui s'avèrent fortement dégradant dans le PMOS. Nous proposons un modèle simple qui permet de séparer les quantités de porteurs chauds d'une part, et de porteurs injectés en mode tunnel d'autre part.
Cette étude présente dans un premier lieu le principe de fonctionnement de la structure MOS et l'influence de la présence d'états d'interface et de charges dans l'oxyde. Les effets dits parasites, liés à la miniaturisation des géométries, ainsi que les méthodes qui permettent de les caractériser sont présentées. Par la suite nous exposons les moyens expérimentaux qui permettent de mettre en évidence les dégradations et d'en distinguer la nature et la localisation. Ces techniques sont de type courant tension, ou par pompages de charges, et ont été adaptées et paramétrées pour répondre au spécificité de ces dispositifs à oxydes de Grille ultraminces. Ces dispositifs, ainsi que d'autres échantillons, représentatifs de technologies plus anciennes (500nm-12nm), ont été soumis à des stress statiques. Nous avons ainsi pu mettre en évidence l'évolution des pires cas de dégradation, mais également des mécanismes de dégradation et donc du type de défauts induits, à l'aide des techniques présentées. Enfin nous décrivons les méthodes d'extrapolation basée sur l'expression des courants de porteurs chauds dans la structure. Ces modèles ne tiennent pas compte des courants tunnels directs imposés par la finesse des oxydes (2nm), qui s'avèrent fortement dégradant dans le PMOS. Nous proposons un modèle simple qui permet de séparer les quantités de porteurs chauds d'une part, et de porteurs injectés en mode tunnel d'autre part.