Enhanced Observation Framework for embedded systems exposed to radiations
Environnement d’observation générique pour systèmes embarqués exposés aux radiations
Résumé
The growing complexity of semiconductor devices combined with the use of advanced technology tend to increase the sensitivity to radiation effects. Radiations are presents in space outside the magnetosphere and even on the earth at sea-level. They are overwhelmingly responsible of the decrease in lifespan and the failure of electronic systems. Radiations also became a concern with the upsurge of safety-critical applications. Therefore, industries must ensure the reliability of semiconductors for the concerned applications. Indeed, technologies and system used for safety-critical application are qualified under radiation. They are exposed to particle beams following accelerated soft-error rate methods that emulate the expected fluence of billions of hours of operation.In this study, through the contributions in two test-chips, we focus on space and automotive application domains where systems are respectively qualified under heavy-ions and protons. The vast majority of embedded systems are processor-based systems-on-a-chip (SoC). In such design, flip-flops are carrying the most sensitive information, in particular because they form every register. To perform the qualifications, we have designed two test-chips especially for beam testing purposes. The implemented testing structure used to expose and monitor a large number of flip-flops is a shift register. The count of bit-flips in the existing embedded testbed no longer reflects the number of events that will be used to estimate the error rate. In such context, we propose an embedded module able to classify single events due to SEU in flip-flop and SET in the clock tree. Implemented in the self-testing testbed, it provides a direct overview on the expect results in terms of event number.To validate the SER estimation and ASIC design rules on a real platform, we have designed a processor-based SoC. We have also developed a software application dedicated for tests, which ensures of the integrity of the memory, monitors a benchmark application, and provides as diagnostic information as possible in case of an error. The platform also includes a debug architecture accessible from external JTAG connection. Thereby, the JTAG gives an access to the system, which is used to load the memory, as well as to recover data in an autonomous way that doesn't require the software to run. This reliable access is an asset to ensure the recovering of information related to a crash when the processor can no longer respond.To enable further investigation of the failure reason, we propose a technique to capture the fault propagation in a backtrace buffer. Having an insight of a detailed execution backtrace is an asset to understand how a SEU led to a system failure. The technique is based on an online trace buffering, and an error detection based on hardware assertions combined with triggering mechanisms. It also provides a hardened register bank dedicated to the user for the exportation of data from the application. Once an error is detected, the recording of the trace is stopped to keep in the backtrace the most relevant information, and the application saves the context and the corresponding error code into the user register bank. It has been integrated as an IP within the two SoCs platforms implemented in both test-chips designed.Both test test-chips have been irradiated under a proton and a heavy-ion beam for the shift registers and under a focused X-rays beam for the SoC platform. The results show that the event classifier is effective in up to 40% of the cases, identifying multiple events in the shift register. And the IP provides up to 86% of processor observation rate thanks to the machine-learning classification model analysis of the captured backtrace after a detected error. Moreover, the IP was able to identify the affected registers during focused X-ray testing of the SoC platforms.
Ces travaux consistent à adresser la problématique de fiabilité de la microélectronique de systèmes autonomes utilisés dans des applications critiques. En particulier, ces travaux traitent des effets des radiations sur des systèmes logiques utilisés dans les domaines d’applications automobile et spatiale. Une défaillance de tels systèmes peut potentiellement coûter la vie à des personnes dans le cas de systèmes de sécurité pour les véhicules, ou mener une mission spatiale à l’échec dont le budget est très conséquent. Les radiations représentent une des contraintes physiques sur les circuits qui conduit à des événements isolés ou à un vieillissement accéléré par effet mécanique ou de dose. Certains événements sont permanents à la suite de dommages irréversibles sur le circuit, d’autres sont transitoires ou ont pour conséquence la corruption de données en mémoire et le bouleversement du comportement de l’application.L’objectif de notre démarche est de concevoir des moyens d’observation non intrusifs embarqués capables de détecter et d’identifier des événements dus aux radiations. Pour cela, plusieurs approches à l’état de l’art ont été proposées afin de répondre aux besoins industriels suivants. Lors de la réalisation de circuits, il est nécessaire de connaitre la section efficace de chaque cellule qui le composent, qui permet dans un environnement donné, connaissant le type et le flux de particules, d’estimer le taux d’erreur. La complexité des systèmes grandissante de manière exponentielle, il est plus simple dorénavant de considérer le nombre de cellules qui composent le circuit et de connaitre la section efficace de chaque type.Deux axes ont donc été abordés dans ce travail de thèse. Le premier a consisté à proposer une technique permettant de classifier les différents types d’événements qui surviennent dans une structure de test lors de l’exposition sous faisceau. La classification en ligne permet de surmonter les limitations de fréquence des techniques précédentes et de fournir une observation directe et plus détaillée lors des campagnes de test.Le second axe abordé dans ces travaux est celui de l’observation des erreurs qui surviennent dans les microprocesseurs. Les techniques à l’état de l’art ne proposent pas de moyens de remonter à l’origine de l’erreur. Les informations de diagnostic sont pauvres et ne se basent que sur des données issues de l’application. Notre approche consiste donc à effectuer un enregistrement en ligne d’information concernant l’exécution, tout en surveillant l’apparition d’erreur grâce à des assertions matérielles. L’implémentation durcie assure l’intégrité des données tout le long de l’expérience et l’architecture de débogage permet d’accéder au système depuis l’extérieur par un port JTAG de manière autonome afin de récupérer les données à la suite d’un crash même si l’application est dans un état inconnu. Cette technique a été développée sous forme d’IP et intégrée dans deux systèmes à processeur. Deux versions de l’IPs ont été conçus. La première intègre des fonctionnalités réduites, mais qui ont néanmoins permis de mettre en lumière les bénéfices de l’approche. La seconde comporte des assertions matérielles configurables et un mécanisme d’enregistrement de la trace standard.Les contributions ont donc pu être intégrées dans deux circuits de test. Le module de classification des événements est identique dans les deux circuits, la première version de l’IP d’observation processeur est présent dans le premier, et la seconde version, dans le second circuit. Les résultats des tests sous neutrons et ions lourds montrent que le classifieur d’erreur a permis de faciliter les tests en proposant une classification automatique en ligne et améliorer la précision de la mesure tout en fonctionnant au profil de mission. Des expérimentations sous rayons X ont pu être conduites et mettent en lumière les bénéfices de l’IP d’observation.
Origine : Version validée par le jury (STAR)