Calibration of a two-step Incremental Sigma-Delta Analog-to-Digital Converter
Conception et calibration d’un banc de convertisseurs analogique-numérique Sigma-Delta incrémental « two-step »
Résumé
In the context of High Definition imagers, a trend is to integrate a bank of analogto-digital converters adjacent to the pixel matrix. The disadvantage is a constraint on the form factor of the converter. An incremental inverter-based Sigma-Delta converter was designed during previous work while respecting these constraints. But the post-layout of the circuit resulted in a performance degradation namely a resolution of 9 bits instead of the expected 14 bits. A calibration method was therefore necessary. This thesis proposes several correction methods implemented by digital filters applied on the output bits and on combinations of the output bits to take account of non-linear phenomena observed in post-layout simulation. The methods have been validated from the post-layout simulation results and achieve 14-bit resolution. To go further, the thesis also proposes a model of the circuit defects at the level of the integrators which are the most critical part of the circuit. This model, which implements parasitic capacitances, joins the post-layout simulation results with a very high precision, which makes it possible to consider ways of improvement for a future design.
Dans le cadre des imageurs Haute Définition, une tendance est d’intégrer un banc de convertisseurs analogiques-numériques jouxtant la matrice de pixel. La contrepartie est une contrainte sur le facteur de forme du convertisseur. Un convertisseur de type Sigma-Delta incrémental à base d’inverseur a été conçu lors de travaux précédents en respectant ces contraintes. Mais le placement-routage du circuit a abouti à une dégradation des performances à savoir une résolution de 9 bits au lieu des 14 bits escomptés. Une méthode de calibration s’imposait donc. Cette thèse propose plusieurs méthodes de correction implémentées par des filtres numériques appliqués sur les bits de sortie et sur des combinaisons des bits de sorties pour tenir compte de phénomènes non-linéaires observés en simulation « post-placement-routage ». Les méthodes ont été validées à partir des résultats de simulation « post-placement-routage » et permettent d’atteindre 14 bits de résolution. Pour aller plus loin, la thèse propose également un modèle des défauts du circuit au niveau des intégrateurs qui sont la partie la plus critique du circuit. Ce modèle, qui met en oeuvre des capacités parasites, rejoint les résultats de simulation « post-placement-routage » avec une très bonne précision ce qui permet d’envisager des voies d’amélioration pour une prochaine conception.
Origine : Version validée par le jury (STAR)