. V_input_creneau, *Nb_pts_per+1):((i-1)*Nb_pts_per+1+V_input_creneau_len(i))), p.1

. K_vco=f_max-f_min,

(. Vco_output=vco_lin_calc_cren and . V_input_creneau,

, Sortie du VCO')

, %% Comptage des fronts montant et descendants Num_output=zeros, issue.1

, Num_output(i)=length(find(diff(VCO_output(((i-1)*Nb_pts_per+1):(i*Nb_pts_per+1)))))

, Nb_pts_per:Nb_pts_per*(Nb_useful_pts))

, Sortie du compteur')

, %% Comparaison spectre du signal d'entrée et spectre du signal de sortie plot_over_BW_base(V_input_sampled(1:Nb_useful_pts)

, DSP du signal en entrée')

, plot_over_BW_base(Num_output(1:end)

, DSP du signal numérisé')

, N_bit_theorique=3.322; % Correspond à l'exemple du manuscrit avec 10 niveaux disponibles

, Filter output')

, start=find(diff(filtered_signal)<0,1,'first')

, filtered_signal=filtered_signal(start:(start+Nb_useful_pts-1))

, On coupe le signal pour supprimer les effets transitoires de debut de signal plot_over_BW_base(filtered_signal

. Sndr_nb=sndr_over_bw and F. Fstep,

, SNDR=SNDR_over_BW_extended5(blackman(length(filtered_signal),'periodic')' .*filtered_signal,Fstep,F_in

, On calcule le SNDR de la conversion sur la bande BW. Version avec et sans

, Pour pas se faire preempter le focus quand la simulation sera finie end tic

, % Generation des fronts d'horloge

, Clk_fall=round(diff(input_Clock)/2)

. Clk_fall=,

. Clk_rise_fall=sort,

(. Clk_rise_fall=reshape and . Clk_rise_fall, , vol.2

, Clk_zero_cell=num2cell

. Clk_zero_index=cellfun, @(x) x(1):(x(2)-1),Clk_zero_cell

. Clk_zero_index=cat, Clk_zero_index{:}), issue.2

. Clk_tempus=ones,

, Clk_tempus(Clk_zero_index), p.0

, %% Initialisation output_MSB_plus=zeros, issue.1

, length(input_Clock_no_jitter), issue.1

, length(input_Clock_no_jitter), issue.1

. Msb_front=zeros, length(input_Clock_no_jitter), issue.1

, length(input_Clock_no_jitter), issue.1

, length(Clk_tempus), issue.1

, length(Clk_tempus), issue.1

. V_in_msb_plus=zeros, length(Clk_tempus), issue.1

. V_in_msb_minus=zeros, length(Clk_tempus), issue.1

. Phase_msb_plus=zeros, length(Clk_tempus), issue.1

. Phase_msb_minus=zeros, length(Clk_tempus), issue.1

, Compteur_msb_plus=zeros, issue.1

. Compteur_msb_plus_old=0,

, Compteur_msb_minus=zeros, issue.1

. Compteur_msb_minus_old=0,

. Res_minus=zeros, length(Clk_tempus), issue.1

. Res_plus=zeros, length(Clk_tempus), issue.1

. Res_coup_dapres=zeros, length(Clk_tempus), issue.1

, Conversion for i=1:length(Clk_tempus) if i==1 % Pour la valeur initiale on a pas d

, V_in_msb_plus(i)=V_in_plus(i)

, VCO MSB plus')

, DAC output')

*. End-g=nphase, /. Kvco, and . Fs,

. Res_loop=res_plus, :Nb_useful_pts+1)-Res_minus(1:Nb_useful_pts+1)

, % On applique la fonction du bloc de post-traitement numerique et on calcule le SNDR SNDR_msb=SNDR_over_BW(output_MSB(2:Nb_useful_pts+1),1/Ts,Fin

, SNDR_res_lin_black=SNDR_over_BW_extended5(my_blackman(Nb_useful_pts,'periodic')' .*(output_MSB(2:Nb_useful_pts+1)+(2*G*DAC_step-1)*output_MSB(1:Nb_useful_pts) +Res_loop(2:Nb_useful_pts+1)-Res_loop(1:Nb_useful_pts)),1/Ts,Fin

, SNDR_res_lin_cd_black=SNDR_over_BW_extended5(my_blackman(Nb_useful_pts,'periodic')' .*(output_MSB(2:Nb_useful_pts+1)+(2*G*DAC_step-1)*output_MSB

, :Nb_useful_pts+2)-Res_coup_dapres

[. Bibliographie and . Allier, A new class of asynchronous A/D converters based on time quantization, Ninth International Symposium on Asynchronous Circuits and Systems, pp.196-205, 2003.

[. Dhanasekaran, A 20mhz BW 68db DR CT Sigma-Delta ADC based on a multi-bit time-domain quantizer and feedback element, Solid-State Circuits Conference -Digest of Technical Papers, pp.174-175, 2009.

. El-halwagy, , p.70, 2013.

, SNDR VCO-based ADC using SC feedback for VCO linearization, 2013 IEEE 20th International Conference on Electronics, Circuits, and Systems (ICECS), pp.157-160

[. Gao, Design of an intrinsically-linear double-VCO-based ADC with 2nd-order noise shaping, Design, Automation Test in Europe Conference Exhibition (DATE), pp.1215-1220, 2012.

A. Ghosh and S. Pamarti, Linearization Through Dithering : A 50 MHz Bandwidth, 10-b ENOB, 8.2 mW VCO-Based ADC, IEEE Journal of Solid-State Circuits, vol.50, issue.9, pp.2012-2024, 2015.

. Guan, K. M. Singer-;-guan, A. C. Singer, L. Hernández, S. Patón et al., Opportunistic Sampling of Bursty Signals by Level-Crossing-an Information Theoretical Approach, Information Sciences and Systems, 2007. CISS'07. 41st Annual Conference on, pp.701-707, 2007.

, VCO-based sigma delta modulator with PWM precoding, Electronics Letters, vol.47, issue.10, pp.588-589

. Inose, Asynchronous delta-modulation system, Electronics Letters, vol.2, issue.3, pp.95-96, 1966.

. Lee, A Scaling-Friendly Low-Power Small-Area ADC With VCO-Based Integrator and Intrinsic Mismatch Shaping Capability, IEEE Journal on Emerging and Selected Topics in Circuits and Systems, vol.5, issue.4, pp.561-573, 2015.

[. Kar, Design of ultra low power flash ADC using TMCC amp ; bit referenced encoder in 180nm technology, 2015 International Conference on VLSI Systems, Architecture, Technology and Applications (VLSI-SATA), pp.1-6, 2015.

[. Kim, Analysis and Design of Voltage-Controlled Oscillator Based Analog-to-Digital Converter, IEEE Transactions on Circuits and Systems I : Regular Papers, vol.57, issue.1, pp.18-30, 2010.

P. R. Kinget, Scaling analog circuits into deep nanoscale CMOS : Obstacles and ways to overcome them, 2015 IEEE Custom Integrated Circuits Conference (CICC), pp.1-8, 2015.

[. Kumar, A novel low power, variable resolution pipelined ADC, IEEE International SOC Conference (SOCC), pp.183-186, 2009.

B. Murmann, ADC Performance Survey, 1997.

M. Park and M. Perrott, A 0.13 µm CMOS 78db SNDR 87mw 20mhz BW CT ?? ADC with VCO-based integrator and quantizer, Solid-State Circuits Conference -Digest of Technical Papers, pp.170-171, 2009.
URL : https://hal.archives-ouvertes.fr/in2p3-00149778

. Patil, A 3-10fj/conv-step 0.0032mm2 error-shaping alias-free asynchronous ADC, 2015 Symposium on VLSI Circuits (VLSI Circuits), pp.160-161, 2015.

[. Roa, Designing ultra-low power systems with non-uniform sampling and event-driven logic, 27th Symposium on Integrated Circuits and Systems Design (SBCCI), pp.1-6, 2014.
URL : https://hal.archives-ouvertes.fr/hal-01131860

G. Roberts, Time-Domain Analog Signal Processing Techniques, 2013.

A. Roberts, G. W. Roberts, and M. Ali-bakhshian, A Brief Introduction to Time-to-Digital and Digital-to-Time Converters, IEEE Transactions on Circuits and Systems II : Express Briefs, vol.57, issue.3, pp.153-157, 2010.

[. Sayiner, A level-crossing sampling scheme for A/D conversion. Circuits and Systems II : Analog and Digital Signal Processing, IEEE Transactions on, vol.43, issue.4, pp.335-339, 1996.

[. Shibata, , 2012.

G. Tunable and R. Sigma, ADC Achieving DR$ =$ 74 dB and BW$ =$ 150 MHz at $f_0 =$ 450 MHz Using 550 mW, IEEE Journal of Solid-State Circuits, vol.47, issue.12, pp.2888-2897

[. Staszewski, Event-driven Simulation and modeling of phase noise of an RF oscillator, IEEE Transactions on Circuits and Systems I : Regular Papers, vol.52, issue.4, pp.723-733, 2005.

M. Straayer and M. Perrott, A 12-Bit, 10-MHz Bandwidth, Continuous-Time ADC With a 5-Bit, 950-MS/s VCO-Based Quantizer, IEEE Journal of Solid-State Circuits, vol.43, issue.4, pp.805-814, 2008.

. Taylor, G. Taylor, and I. Galton, A Mostly-Digital Variable-Rate Continuous-Time Delta-Sigma Modulator ADC, IEEE Journal of Solid-State Circuits, vol.45, issue.12, pp.2634-2646, 2010.

. Taylor, G. Taylor, and I. Galton, A Reconfigurable Mostly-Digital Delta-Sigma ADC With a Worst-Case FOM of 160 dB, IEEE Journal of Solid-State Circuits, vol.48, issue.4, pp.983-995, 2013.

V. Unnikrishnan and M. Vesterbacka, Time-Mode Analog-to-Digital Conversion Using Standard Cells, IEEE Transactions on Circuits and Systems I : Regular Papers, vol.61, issue.12, pp.3348-3357, 2014.

V. Unnikrishnan and M. Vesterbacka, Design of a VCO-based ADC in 28 nm CMOS, 2016 IEEE Nordic Circuits and Systems Conference (NORCAS), pp.1-4, 2016.

. Varshney, , 2013.

, Bit Variable Resolution ADC, 2013 International Symposium on Electronic System Design, pp.72-76

C. Vezyrtzis and Y. Tsividis, Processing of signals using level-crossing sampling, IEEE International Symposium on, pp.2293-2296, 2009.

. Yamada, S. Yamada, and H. Toshiyoshi, An illuminance sensor integrated with analog digital converter using pulse density modulation, IEEE SENSORS, pp.1-3, 2017.

[. Zhang, A 0.6-to-200msps speed reconfigurable and 1.9-to-27mw power scalable 10bit ADC, Proceedings of the ESSCIRC (ESSCIRC), pp.367-370, 2011.
URL : https://hal.archives-ouvertes.fr/in2p3-00149778

[. Zhu, , 2015.

C. , IEEE Transactions on Circuits and Systems I : Regular Papers, vol.62, issue.3, pp.689-696

, Évolution de la tension d'alimentation des transistors au cours du temps selon l'ITRS

. .. , xv 5 Évolution du facteur de pénalité en puissance en fonction de la tension d'alimentation

, Grafcet de fonctionnement d'un système à deux modes de fonctionnement

. .. Dynamique-arbitrairement-grande-en-temps, xviii I.1 Une conversion analogique numérique traditionnelle

, Une conversion analogique numérique dans le domaine temporel, p.4

, Schéma de fonctionnement de la détection de seuils

P. .. Schéma-de-fonctionnement-de-la,

, Schéma de fonctionnement de la conversion via la fréquence

, Représentation de la phase dans le cas d'un signal sinusoïdal de fré-quence constante

. .. , Conversion d'un signal analogique en grandeur numérique en passant par une représentation sur la phase via un VCO

, Visualisation des signaux lors d'une conversion par level-crossing, p.11

. .. Pwm, 13 I.10 Visualisation des signaux lors d'une conversion par un ADC basé sur un VCO, Visualisation des signaux lors d'une conversion par

I. , 11 Caractéristique tension fréquence d'un VCO composé de 31 cellules NAND en FDSOI 28 nm

I. , Visualisation des signaux lors d'une conversion par un VCO-based ADC (vue dans le domaine de la phase)

I. , 13 Positionnement des ADCs en termes d'efficacité énergétique, p.20

I. , Positionnement des ADCs en termes de résolution, p.21

G. Créneaux-de and . .. Roberts, 23 I.16 Principe de soustraction sur les créneaux de G. Roberts, I.15 Principe d'addition sur les, p.23

, Principe de multiplication par un nombre entier sur les créneaux de G

I. , Exemple de calcul avec des trains de pulses et une horloge, p.25

I. , Exemple de calcul avec des trains de pulses et une horloge, p.26

I. , Exemple de calcul avec des trains de pulses et un filtre, p.26

I. , Exemple de calcul avec des trains de pulses et un filtre, p.27

I. , 22 Fonctionnement d'un ADC à franchissement de seuils dans une situation donnée

, Fonctionnement d'un ADC à franchissement de seuils avec une bande passante deux fois plus grande

I. , 24 Fonctionnement d'un ADC à franchissement de seuils dans une situation donnée

I. , 25 Fonctionnement d'un ADC à franchissement de seuils avec une résolu-tion deux fois plus fine

I. , Fonctionnement d'un VCO-based ADC dans une situation donnée. . . 32 I.27 Fonctionnement d'un VCO-based ADC avec une bande passante deux fois plus grande

I. , Fonctionnement d'un VCO-based ADC dans une situation donnée. . . 34 I.29 Fonctionnement d'un VCO-based ADC avec une résolution deux fois plus fine

, Schéma de la méthode de numérisation des créneaux, p.39

». .. , Exemple de conversion d'un signal codant pour « 0, p.40

». .. , Exemple de conversion d'un signal codant pour « 1, p.40

, Erreur systématique introduite par la méthode de conversion, p.47

, Comparaison entre les conversions avec et sans non-idéalités, p.48

, III.1 Fonctionnement d'un VCO vu comme un générateur d'évènements asynchrones

, Utilisation d'un VCO pour une conversion asynchrone, p.55

. .. , 56 III.4 Utilisation d'un VCO pour une conversion synchrone, p.57

. .. , Architecture plus optimisée de VCO-based ADC, p.58

, 6 Schéma équivalent de l'ADC hybride en mode dégradé, p.59

, 7 Schéma équivalent de l'ADC hybride en mode performant, p.59

, 9 Schéma complet de l'ADC hybride à deux modes de fonctionnement, p.63

, 63 III.11 Partie active lors du fonctionnement en mode performant, p.64

, Principales pistes d'amélioration des VCO-based ADCs, p.68

, Cause et apparition de l'erreur de quantification de la phase, p.71

, Pseudo-code du modèle event-driven

, Points calculés avec le modèle à échantillonnage constant (Matlab), p.76

, Points calculés avec le modèle à échantillonnage adaptatif (Spectre). . 76 IV.8 Points calculés avec le modèle à échantillonnage event-driven (VerilogAMS)

, Caractéristique électrique du VCO choisi et modèle mathématique associé

. .. Iv.10pseudo-code-prenant-en-compte-le-bruit-de-phase, , p.80

, IV.11Visualisation du bruit de phase avec le modèle VerilogAMS amélioré, p.81

.. .. Iv, , vol.83

. Iv, 13Cause et apparition de l'erreur de quantification de la phase, p.84

, IV.15Impact des approximations sur différentes bandes passantes, vol.87

. .. Iv, 92 IV.17Architecture de l'ADC avec extraction du résidu, p.94

, IV.18Positionnement de notre simulation par rapport à l'état de l'art, p.95