. .. Réseaux-sur-puces, , vol.18

.. .. Quelques-noc,

, Modélisation de la consommation d'un circuit, vol.26

. .. Puissance-statique-et-dynamique, 26 1.2.2 Méthodes d'estimation de la consommation, p.28

, Modélisation de la consommation du NoC, p.30

. Modélisation and . .. Réseau, , p.31

. .. Simulateurs-de-noc, , p.41

.. .. Tableau,

. , Dans ces exemples, les SoCs sont constitués de µP (processeur) et de blocs mémoire (Mém), Deux architectures de communications possibles dans un même SoC, p.11, 1990.

. .. , Schéma classique d'un NoC mesh-2D (grille 2D), p.19

. .. Différents-exemples-de-topologies-de-noc, , p.20

L. Réseau and .. .. Le-processeur, L'adaptateur réseau avec ses 2 interfaces pour

, Découpage d'un message en paquet et composition d'un paquet, p.22

. .. , Principaux courants de fuite observés sur un transistor MOSFET (Metal Oxide Semiconductor Field Effect Transistor), p.27

L. Rapport-entre-l'énergie, . Puissance, and . .. Le-temps, , p.28

. , Détail des composants d'un routeur avec buffers en entrée. Les interconnexions inter-routeurs et le NA sont également représentés

, Schéma de canaux virtuels illustrant le transfert de 2 paquets A et B. L'utilisation du lien physique entre les routeurs est contrôlée pour permettre le transfert paquet par paquet, p.34

. , Modèle d'un buffer avec sa structure canonique, les différentes capacités du circuit et les opérations consommant de l'énergie

. , Modèle de l'arbitre avec sa structure canonique, les différentes capacités du circuit et les opérations consommant de l'énergie

. , Symbole d'un crossbar 5 vers 5. Il est réalisé avec des multiplexeurs 5 vers 1

. , Modèle du crossbar avec sa structure canonique, les différentes capacités du circuit et les opérations consommant de l'énergie

W. and T. Dans-un-circuit, 39 1.14 Structure d'un simulateur de NoC. (a) Modèles comportementaux des composants du réseau. (b) Modèles de consommation d'énergie associés aux modèles comportementaux. (c) Chronologie du transfert d'un flit de N A 1 à, Illustration des dimensions

, Comparaison entre bus de communication et lien inter-routeur, p.44

, Modèle RC?3 d'une interconnexion avec 2 répéteurs, p.47

. , Modèle complet RC?3 pour 3 fils avec capacités de couplage

, Bruits potentiels sur le fil victime (avec transition

, Retards potentiels sur le fil victime (avec transition

. , Illustration des conséquences de l'évolution des dimensions des fils avec la technologie

. , Flot de l'analyse de la consommation d'énergie de Noxim-XT représentant son fonctionnement

. , Extraction des traces d'applications issues des simulations de MPSoCBench

. , Mapping de deux groupes d'applications de MPSoCBench dans un NoC grille 2D 4×2. Voir le tableau 2.4 pour les acronymes des applications

, Méthodologie pour identifier le taux de commutation courant des interconnexions et les motifs de transition, p.59

. , Chaque Processing Element (PE) lit un fichier correspondant à son IP respective dans le but de reproduire le trafic de l'application. Ensuite, les PEs injectent dans le réseau les paquets issus de la lecture du fichier de traces, Utilisation des fichiers de traces d'applications dans Noxim-XT

. , Histogramme de la distribution du taux de commutation pendant la simulation d'un trafic uniforme aléatoire avec contenu des données aléatoire

, Mapping énergétique de l'application Dijkstra dans un NoC, p.61

. , Estimation de l'énergie des liens avec le modèle Statique et crosstalk sous différents motifs de données et différents PIR. Le taux de commutation ? est fixé à 0.5

, Consommation d'énergie des liens avec le modèle Statique et crosstalk sous différentes valeur de ? avec pir = 0.017. ? étant calculé selon les données des flits pendant les simulations, p.65

, Estimation de la consommation moyenne d'énergie du NoC par cycle d'horloge en fonction de l'application utilisée et du modèle d'interconnexion. 5 app est l'acronyme pour l'application 5 applications et 5 cluster 4 pour clusters applications, p.66

. , La taille originale du bus est de 4 bits

, Architecture au niveau porte logique de la technique de blindage, p.97

. , de chaque transition pour des mots de données de taille N = 2. Les sommets représentent les mots et les arêtes sont les transitions avec le coût énergétique indiqué

, Proportion (%) des solutions optimales en fonction du nombre de shield nécessaire. L'abscisse est la taille des mots en bits, p.99

, Évolution de la distance moyenne entre les gains énergétiques obtenus avec le blindage proposé et la solution optimale, p.100

S. ). , Architecture du Smart Temporal Shielding, vol.101

, Délai global moyen du NoC selon l'intensité du trafic (PIR)

P. Taux-d'utilisation-du-shield-selon-le and L. Contenu,

. , Taux d'utilisation du shield et délai global moyen du NoC avec TS et STS selon l'application simulée

, Passage à l'échelle du STS en mesurant le débit maximum atteignable sous différentes tailles de réseaux et motifs de données, p.106

, Gains d'énergie avec le TS et STS avec trafics d'applications, p.109

. , Encodeur CIC avec les détails au niveau porte logique du générateur et détecteur de front

, Architecture du CIC et son adaptateur, configuration Q = {16, pp.16-114

. .. , 15 (a) Délai du NoC avec et sans CIC. (b) Réduction d'énergie des liens du NoC (jusqu'au PIR de congestion), p.116

. , Dans cet exemple, nous voyons l'interaction entre les éléments du routeur et le bloc de contention ajouté permettant le contrôle de la transmission à la sortie Est. (b) Bloc contention au niveau porte logique. Si des flits venant du Nord et de l'entrée Local veulent aller au Sud, alors le signal de contention au Sud passe à 1

, La sortie Est du Routeur1 est contrôlée selon l'occupation des buffers de l'entrée Ouest du Routeur2. Les signaux de FIFO des entrées restantes sont connectées aux autres routeurs voisins du Routeur2, Stratégie occupation des buffers (OCC), p.118

. Bibliographie,

G. E. Moore, Cramming more components onto integrated circuits, reprinted from electronics, IEEE Solid-State Circuits Society Newsletter, vol.38, issue.8, pp.33-35, 1965.

P. Coussy and A. Morawiec, High-level synthesis: from algorithm to digital circuit, 2008.

M. Taylor, J. Kim, J. Miller, D. Wentzlaff, F. Ghodrat et al., The raw microprocessor: a computational fabric for software circuits and general-purpose programs, vol.22, pp.25-35, 2002.

M. Niroomand and H. R. Foroughi, A rotary electromagnetic microgenerator for energy harvesting from human motions, Journal of Applied Research and Technology, vol.14, issue.4, pp.259-267, 2016.

L. Benini and G. De-micheli, Networks on chips: a new soc paradigm, Computer, vol.35, pp.70-78, 2002.

R. Dafali, Design of dynamic reconfigurable Network-on-Chip, 2011.
URL : https://hal.archives-ouvertes.fr/tel-01096405

D. Bertozzi and L. Benini, Xpipes: A network-on-chip architecture for gigascale systems-on-chip, IEEE circuits and systems magazine, vol.4, issue.2, pp.18-31, 2004.
DOI : 10.1109/mcas.2004.1330747

A. Adriahantenaina, H. Charlery, A. Greiner, L. Mortiez, and C. A. Zeferino, Spin: a scalable, packet switched, on-chip micro-network, 2003 Design, Automation and Test in Europe Conference and Exhibition, pp.70-73, 2003.
DOI : 10.1109/date.2003.1253808
URL : http://www.ee.unlv.edu/~meiyang/ecg702/proj/SPIN a scalable packet switched on-chip micronetwork.pdf

K. Goossens, J. Dielissen, and A. Radulescu, AEthereal network on chip: concepts, architectures, and implementations, IEEE Design & Test of Computers, vol.22, issue.5, pp.414-421, 2005.
DOI : 10.1109/mdt.2005.99

T. Bjerregaard, The MANGO clockless network-on-chip: Concepts and implementation, vol.321, 2005.
DOI : 10.1049/ip-cdt:20050067

D. Siguenza-tortosa and J. Nurmi, Proteo: a new approach to networkon-chip, Proceedings, IASTED-Communication Systems and Networks, 2002.

D. Rostislav, V. Vishnyakov, E. Friedman, and R. Ginosar, An asynchronous router for multiple service levels networks on chip, 11th IEEE International Symposium on Asynchronous Circuits and Systems, pp.44-53, 2005.
DOI : 10.1109/async.2005.11
URL : http://www.ee.technion.ac.il/~ran/papers/AsyncRouterForQNoC 1jan2005.pdf

M. Coppola, M. D. Grammatikakis, R. Locatelli, G. Maruccia, and L. Pieralisi, Design of cost-efficient interconnect processing units: Spidergon STNoC, 2008.
DOI : 10.1201/9781420044720

W. J. Dally and J. W. Poulton, Digital systems engineering, 1998.

R. B. Atitallah, Modèles et simulation des systèmes sur puce multiprocesseurs : estimation des performances et de la consommation d'énergie, 2008.

K. Roy, S. Mukhopadhyay, and H. Mahmoodi-meimand, Leakage current mechanisms and leakage reduction techniques in deep-submicrometer cmos circuits, Proceedings of the IEEE, vol.91, pp.305-327, 2003.
DOI : 10.1109/jproc.2002.808156
URL : http://online.sfsu.edu/mahmoodi/papers/paper_J3.pdf

L. Nagel and C. Mcandrew, Is spice good enough for tomorrow's analog ?, Bipolar/BiCMOS Circuits and Technology Meeting (BCTM), pp.106-112, 2010.
DOI : 10.1109/bipol.2010.5668096

, Synopsys primetime px power analysis solution achieves broad market adoption, 2014.

, Ieee standard for standard systemc language reference manual, Revision of IEEE Std 1666-2005), pp.1-638, 2012.

H. Wang, X. Zhu, L. Peh, and S. Malik, Orion: a power-performance simulator for interconnection networks, Proceedings. 35th Annual IEEE/ACM International Symposium on, pp.294-305, 2002.

A. Kahng, B. Li, L. Peh, and K. Samadi, Orion 2.0: A power-area simulator for interconnection networks, IEEE Transactions on, vol.20, pp.191-196, 2012.

C. Sun, C. Chen, G. Kurian, L. Wei, J. Miller et al., Dsent-a tool connecting emerging photonics with electronics for opto-electronic networks-on-chip modeling, Sixth IEEE/ACM International Symposium on, pp.201-210, 2012.

A. Courtay, On-chip interconnects energy consumption: High-level estimation and architectural optimizations, 2008.
URL : https://hal.archives-ouvertes.fr/hal-00417253

T. Bjerregaard, S. Mahadevan, R. G. Olsen, and J. Sparso, An ocp compliant network adapter for gals-based soc design using the mango networkon-chip, 2005 International Symposium on System-on-Chip, pp.171-174, 2005.

A. Agarwal, C. Iskander, and R. Shankar, Survey of network on chip (noc) architectures & contributions, Journal of engineering, Computing and Architecture, vol.3, issue.1, pp.21-27, 2009.

J. Cong, C. Liu, and G. Reinman, Aces: Application-specific cycle elimination and splitting for deadlock-free routing on irregular network-onchip, Design Automation Conference, pp.443-448, 2010.

T. Bjerregaard and S. Mahadevan, A survey of research and practices of network-on-chip, ACM Comput. Surv, vol.38, 2006.

Y. I. Ismail, E. G. Friedman, and J. L. Neves, Figures of merit to characterize the importance of on-chip inductance, Proceedings 1998 Design and Automation Conference. 35th DAC. (Cat. No.98CH36175), pp.560-565, 1998.

N. Srivastava, X. Qi, and K. Banerjee, Impact of on-chip inductance on power distribution network design for nanometer scale integrated circuits, Sixth international symposium on quality electronic design (isqed'05), pp.346-351, 2005.
DOI : 10.1109/isqed.2005.64

L. Carloni, A. B. Kahng, S. Muddu, A. Pinto, K. Samadi et al., Interconnect modeling for improved system-level design optimization, 2008 Asia and South Pacific Design Automation Conference, pp.258-264, 2008.
DOI : 10.1109/aspdac.2008.4483952

, Nirgam

N. Agarwal, T. Krishna, L. Peh, and N. Jha, Garnet: A detailed onchip network model inside a full-system simulator, Performance Analysis of Systems and Software, pp.33-42, 2009.

P. Abad, P. Prieto, L. Menezo, A. Colaso, V. Puente et al., Topaz: An open-source interconnection network simulator for chip multiprocessors and supercomputers, Sixth IEEE/ACM International Symposium on, pp.99-106, 2012.

V. Catania, A. Mineo, S. Monteleone, M. Palesi, and D. Patti, Cycleaccurate network on chip simulation with noxim, ACM Trans. Model. Comput. Simul, vol.27, pp.1-4, 2016.

J. M. Rabaey, A. P. Chandrakasan, and B. Nikolic, Digital integrated circuits, vol.2, 2002.

, Ptm, predictive technology model, 2012.

A. Courtay, O. Sentieys, J. Laurent, and N. Julien, High-level interconnect delay and power estimation, Journal of Low Power Electronics, vol.4, issue.1, pp.21-33, 2008.
URL : https://hal.archives-ouvertes.fr/hal-00267248

E. Moréac, A. Rossi, J. Laurent, and P. Bomel, Noxim-xt: Crosstalk-aware noxim based simulator

S. C. Woo, M. Ohara, E. Torrie, J. P. Singh, and A. Gupta, The splash2 programs: Characterization and methodological considerations, SIGARCH Comput. Archit. News, vol.23, pp.24-36, 1995.

S. M. Iqbal, Y. Liang, and H. Grahn, Parmibench-an open-source benchmark for embedded multiprocessor systems, IEEE Computer Architecture Letters, vol.9, pp.45-48, 2010.

C. Bienia, S. Kumar, J. P. Singh, and K. Li, The parsec benchmark suite: characterization and architectural implications, Proceedings of the 17th international conference on Parallel architectures and compilation techniques, pp.72-81, 2008.

A. Mello, I. Maia, A. Greiner, and F. Pecheux, Parallel simulation of systemc tlm 2.0 compliant mpsoc on smp workstations, pp.606-609, 2010.
URL : https://hal.archives-ouvertes.fr/hal-00748083

N. Binkert, B. Beckmann, G. Black, S. K. Reinhardt, A. Saidi et al., The gem5 simulator, SIGARCH Comput. Archit. News, vol.39, pp.1-7, 2011.

L. Duenha, M. Guedes, H. Almeida, M. Boy, and R. Azevedo, Mpsocbench: A toolset for mpsoc system level evaluation, Embedded Computer Systems: Architectures, Modeling, and Simulation, pp.164-171, 2014.

, R Development Core Team, R: A Language and Environment for Statistical Computing. R Foundation for Statistical Computing, 2008.

W. Huang, S. Ghosh, S. Velusamy, K. Sankaranarayanan, K. Skadron et al., Hotspot: a compact thermal modeling methodology for earlystage vlsi design, IEEE Transactions on, vol.14, pp.501-513, 2006.

T. Feng, A survey of interconnection networks, Computer, vol.14, pp.12-27, 1981.

F. Karim, A. Nguyen, and S. Dey, An interconnect architecture for networking systems on chips, IEEE Micro, vol.22, pp.36-45, 2002.
DOI : 10.1109/mm.2002.1044298

P. Gehlot and S. S. Chouhan, Performance evaluation of network on chip architectures, 2009 International Conference on Emerging Trends in Electronic and Photonic Devices Systems, pp.124-127, 2009.
DOI : 10.1109/electro.2009.5441156

M. A. Ghany, M. A. El-moursy, D. Korzec, and M. Ismail, Power characteristics of networks on chip, Proceedings of 2010 IEEE International Symposium on Circuits and Systems, pp.3721-3724, 2010.

G. Reehal and M. Ismail, A systematic design methodology for low-power nocs, IEEE Transactions on, vol.22, pp.2585-2595, 2014.
DOI : 10.1109/tvlsi.2013.2296742

I. Loi, F. Angiolini, and L. Benini, Supporting vertical links for 3d networks-on-chip: Toward an automated design and analysis flow, Proceedings of the 2Nd International Conference on Nano-Networks, NanoNet '07, vol.15, pp.1-15, 2007.
DOI : 10.4108/icst.nanonet2007.2033
URL : http://eudl.eu/pdf/10.4108/ICST.NANONET2007.2033

W. R. Davis, J. Wilson, S. Mick, J. Xu, H. Hua et al., Demystifying 3d ics: the pros and cons of going vertical, IEEE Design Test of Computers, vol.22, pp.498-510, 2005.
DOI : 10.1109/mdt.2005.136

B. Goplen and S. Sapatnekar, Efficient thermal placement of standard cells in 3d ics using a force directed approach, ICCAD2003. International Conference on Computer Aided Design, pp.86-89, 2003.

B. Dang, P. Joseph, M. Bakir, T. Spencer, P. Kohl et al., Waferlevel microfluidic cooling interconnects for gsi, Proceedings of the IEEE 2005 International Interconnect Technology Conference, pp.180-182, 2005.

B. S. Feero and P. P. Pande, Networks-on-chip in a three-dimensional environment: A performance evaluation, IEEE Transactions on Computers, vol.58, pp.32-45, 2009.
DOI : 10.1109/tc.2008.142

A. W. Yin, T. C. Xu, P. Liljeberg, and H. Tenhunen, Explorations of honeycomb topologies for network-on-chip, 2009 Sixth IFIP International Conference on Network and Parallel Computing, pp.73-79, 2009.
DOI : 10.1109/npc.2009.34

H. Jiang, M. Marek-sadowska, and S. R. Nassif, Benefits and costs of power-gating technique, 2005 International Conference on Computer Design, pp.559-566, 2005.

H. Farrokhbakht, M. Taram, B. Khaleghi, and S. Hessabi, Toot: an efficient and scalable power-gating method for noc routers, 2016 Tenth IEEE/ACM International Symposium on Networks-on-Chip (NOCS), pp.1-8, 2016.
DOI : 10.1109/nocs.2016.7579326

R. Das, S. Narayanasamy, S. K. Satpathy, and R. G. Dreslinski, Catnap: energy proportional multiple network-on-chip, Proceedings of the 40th annual international symposium on Computer architecture, pp.320-331, 2013.

S. T. Muhammad, M. A. El-moursy, A. A. El-moursy, and A. M. Refaat, Optimization for traffic-based virtual channel activation low-power noc, 5th International Conference on Energy Aware Computing Systems Applications, pp.1-4, 2015.
DOI : 10.1109/iceac.2015.7352169

R. Parikh, R. Das, and V. Bertacco, Power-aware nocs through routing and topology reconfiguration, 2014 51st ACM/EDAC/IEEE Design Automation Conference (DAC), pp.1-6, 2014.
DOI : 10.1145/2593069.2593187
URL : http://web.eecs.umich.edu/~valeria/research/publications/DAC14Panthre.pdf

J. Zhan, J. Ouyang, F. Ge, J. Zhao, and Y. Xie, Hybrid drowsy sram and stt-ram buffer designs for dark-silicon-aware noc, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol.24, pp.3041-3054, 2016.
DOI : 10.1109/tvlsi.2016.2536747

Y. Y. Chen, E. J. Chang, H. K. Hsin, K. C. Chen, and A. Y. Wu, Path-diversity-aware fault-tolerant routing algorithm for network-on-chip systems, IEEE Transactions on Parallel and Distributed Systems, vol.28, pp.838-849, 2017.
DOI : 10.1109/tpds.2016.2588482

M. Palesi, G. Longo, S. Signorino, R. Holsmark, S. Kumar et al., Design of bandwidth aware and congestion avoiding efficient routing algorithms for networks-on-chip platforms, Second ACM/IEEE International Symposium on Networks-on-Chip, pp.97-106, 2008.
DOI : 10.1109/nocs.2008.4492729

F. A. Samman, T. Hollstein, and M. Glesner, Runtime contention and bandwidth-aware adaptive routing selection strategies for networks-onchip, IEEE Transactions on Parallel and Distributed Systems, vol.24, pp.1411-1421, 2013.

A. Charif, N. E. Zergainoh, and M. Nicolaidis, A new approach to deadlock-free fully adaptive routing for high-performance fault-tolerant nocs, 2016 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT), pp.121-126, 2016.
URL : https://hal.archives-ouvertes.fr/hal-01445867

J. Hu and R. Marculescu, Dyad: Smart routing for networks-on-chip, Proceedings of the 41st Annual Design Automation Conference, DAC '04, pp.260-263, 2004.

G. Chiu, The odd-even turn model for adaptive routing, IEEE Transactions on Parallel and Distributed Systems, vol.11, pp.729-738, 2000.

M. Taassori and S. Hessabi, Low power encoding in nocs based on coupling transition avoidance, Digital System Design, Architectures, Methods and Tools, 2009. DSD '09. 12th Euromicro Conference on, pp.247-254, 2009.

M. R. Stan and W. P. Burleson, Bus-invert coding for low-power i/o, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol.3, pp.49-58, 1995.

Y. Shin, S. Chae, and K. Choi, Partial bus-invert coding for power optimization of system level bus, Proceedings. 1998 International Symposium on, pp.127-129, 1998.

M. Taassori, M. Taassori, and S. Uysal, Mflp: a low power encoding for on chip networks, Design Automation for Embedded Systems, vol.20, pp.191-210, 2016.

M. Palesi, G. Ascia, F. Fazzino, and V. Catania, Data Encoding Schemes in Networks on Chip, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol.30, pp.774-786, 2011.

N. Jafarzadeh, M. Palesi, A. Khademzadeh, and A. Afzali-kusha, Data Encoding Techniques for Reducing Energy Consumption in Network-onChip, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol.22, pp.675-685, 2014.

D. Bertozzi, L. Benini, and G. D. Micheli, Error control schemes for on-chip communication links: the energy-reliability tradeoff, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol.24, pp.818-831, 2005.

A. Mineo, M. Palesi, G. Ascia, P. P. Pande, and V. Catania, On-chip communication energy reduction through reliability aware adaptive voltage swing scaling, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol.35, pp.1769-1782, 2016.

S. Ogg, E. Valli, B. Al-hashimi, A. Yakovlev, C. D'alessandro et al., Serialized asynchronous links for noc, 2008 Design, Automation and Test in Europe, pp.1003-1008, 2008.

S. Ghosh, P. Ghosal, N. Das, S. P. Mohanty, and O. Okobiah, Data correlation aware serial encoding for low switching power on-chip communication, 2014 IEEE Computer Society Annual Symposium on VLSI, pp.124-129, 2014.

A. Abdollahi, F. Fallah, and M. Pedram, Leakage current reduction in cmos vlsi circuits by input vector control, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol.12, pp.140-154, 2004.

M. Olivieri, G. Scotti, and A. Trifiletti, A novel yield optimization technique for digital cmos circuits design by means of process parameters run-time estimation and body bias active control, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol.13, pp.630-638, 2005.

M. Agostinelli, M. Alioto, D. Esseni, and L. Selmi, Leakage delay tradeoff in finfet logic circuits: A comparative analysis with bulk technology, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol.18, pp.232-245, 2010.

F. Moshgelani, D. Al-khalili, and C. Rozon, Ultra low leakage structures for logic circuits using symmetric and asymmetric finfets, 10th IEEE International NEWCAS Conference, pp.385-388, 2012.

N. S. Kim, T. Austin, D. Baauw, T. Mudge, K. Flautner et al., Leakage current: Moore's law meets static power, Computer, vol.36, pp.68-75, 2003.

, International Technology Roadmap for Semiconductors, 2013.

S. Salerno, E. Macii, and M. Poncino, Crosstalk energy reduction by temporal shielding, 2004 IEEE International Symposium on Circuits and Systems, vol.2, 2004.

J. Philippe, S. Pillement, and O. Sentieys, Area efficient temporal coding schemes for reducing crosstalk effects, Proceedings of the 7th International Symposium on Quality Electronic Design, ISQED '06, pp.334-339, 2006.

E. R. Kandel, J. H. Schwartz, T. M. Jessell, S. A. Siegelbaum, and A. Hudspeth, Principles of neural science, vol.4, 2000.

P. Lennie, The cost of cortical computation, Current Biology, vol.13, issue.6, pp.493-497, 2003.

J. Howard, S. Dighe, S. R. Vangal, G. Ruhl, N. Borkar et al., A 48-core ia-32 processor in 45 nm cmos using on-die message-passing and dvfs for performance and power scaling, IEEE Journal of Solid-State Circuits, vol.46, pp.173-183, 2011.

E. Moréac, P. Bomel, J. Laurent, and A. Rossi, Energy Savings in Networks-on-Chip with Smart Temporal Shielding, Journal of Low Power Electronics, vol.13, issue.3, pp.441-455, 2017.

E. Moréac, A. Rossi, J. Laurent, and P. Bomel, Bit-Accurate Energy Estimation for Networks-on-Chip, Journal of Systems Architecture, vol.77, pp.112-124, 2017.

J. Erwan-moréac, P. Laurent, A. Bomel, E. Rossi, M. Boutillon et al., Energy Aware Networks-on-Chip Cortex Inspired Communication, Conférences internationales avec actes 1, 2017.

E. Moréac, A. Rossi, J. Laurent, and P. Bomel, Crosstalkaware link power model for Networks-on-Chip, DASIP, 2016.

J. Erwan-moréac, A. Laurent, P. Rossi, and . Bomel, Modèle de consommation d'énergie des liens sensible au crosstalk pour les réseaux sur puces, Conférences nationales avec actes 1, 2016.

E. Moréac, J. Laurent, P. Bomel, A. Rossi, E. Boutillon et al., Networks-on-Chip Cortex Inspired Communication To Reduce Energy Consumption, Design Automation Conference, 2017.

E. Moréac, J. Laurent, P. Bomel, and A. Rossi, Bandwidth vs power comsumption tradeoffs for coding strategies on NoC's links, Design Automation Conference (DAC 2017), 2017.

E. Moréac, J. Laurent, P. Bomel, and A. Rossi, Communications orales nationales 1. Erwan Moréac. Optimisation de la latence et de la consommation dans les réseaux sur puce, Journée du Groupe de Travail "Optimisation pour les Systèmes Intégrés, 2014.