Hardware Implementation of Pseudo Random Number Generator Based on Chaotic Iterations
Implémentation matérielle de générateurs de nombres pseudo-aléatoires basés sur les itérations chaotiques
Résumé
In this thesis, we designed pseudo-random number generators (PRNGs) based on chaotic iterations to be deployed on hardware support such as FPGA or ASIC. These generators can be seen as post-processing of existing generators and thus transform a sequence of numbers, the input, into another, the output. The dependency between these two sequences has been proven chaotic according to Devaney: the effects of one bit change in the input cannot be predicted in the long term on output. Through the hardware implementations, we have been able to provide compact, very high speed, secure and reconfigurable PRNGs.
A state of the art of the hardware implementations of PRNG’s was first carried out. All of them have been compared, after being fully implemented in FPGA, in a complete platform that we created. This last one allowed to compare the different hardware PRNGs, and in particular to carry out statistical tests on the outputs. New generators based on chaotic iterations (CI) were then designed and integrated into this platform. The embedded iterated function is built by removing an Hamiltonian cycle from an N-cube, the whole being followed by a permutation. Resulting generators generally have a better statistical profile than embedded ones, while running at a similar speed. Among the PRNGs able to pass the most difficult battery of statistical tests (TESTU01), those ones are the fastest in the world and the only ones to be chaotic. We have finally implemented them on numerous hardware supports: 65-nm ASIC circuit and FPGA Zynq.
Dans cette thèse, nous avons conçu des générateurs de nombres pseudo-aléatoires (PRNGs) basés sur des itérations chaotiques devant être déployés sur des supports matériels comme FPGA ou ASIC. Ces générateurs peuvent être vus comme des post-traitements de générateurs existants et transforment donc une suite de nombres, l’entrée, en une autre, la sortie. La dépendance entre ces deux suites a été prouvée chaotique selon Devaney : les effets d’un moindre changement sur l’entrée ne peuvent être prédits à long terme sur la sortie. Au travers des implantations matérielles, nous avons pu fournir des PRNGs compacts, à très haut débit, sécurisés et reconfigurables.
Un état de l’art des implantations matérielles des PRNGs a été tout d’abord effectué. Celles-ci ont toutes été comparées, après avoir été intégralement programmées en FPGA, dans une plate-forme complète que nous avons créée. Cette dernière a permis de comparer les différents PRNGs matériels, et notamment d’effectuer des tests statistiques sur les sorties. De nouveaux générateurs à base d’itérations chaotiques (IC) ont ensuite été conçus et intégrés à la plate-forme matérielle. La fonction itérée est construite en supprimant un cycle hamiltonien d’un N-cube, l’ensemble subissant ensuite une permutation. Les générateurs obtenus ont généralement un meilleur profil statistique que ceux embarqués, tout en s’exécutant à une vitesse similaire. Parmi les PRNGs capables de passer la batterie de tests statistiques la plus difficile (TESTU01), ceux proposés sont les plus rapides au monde et les seuls à être chaotiques. Nous les avons finalement implantés sur de nombreux supports matériels: 65-nm circuit ASIC et FPGA Zynq.
Origine : Fichiers produits par l'(les) auteur(s)
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