Exploration and optimization of tree-based FPGA architectures

Résumé : Les circuits FPGAs (Field Programmable Gate Arrays) sont devenus des acteurs importants dans le domaine du traitement numérique qui a été dominé auparavant par les microprocesseurs et les circuits intégrés spéci ques. Le plus grand dé pour les FPGAs aujourd'hui est de présenter un bon compromis entre une grande souplesse et de bonnes performances (vitesse, surface et consommation). La combinaison de trois facteurs dé nit les caractéristiques d'un circuit FPGA: la qualité de l'architecture, la qualité des outils CAO de con guration et la conception électrique du FPGA. L'objet de cette thèse est l'exploration de nouvelles architectures et de structures d'interconnexion qui pourront améliorer les performances de ces circuits. En effet, les ressources d'interconnexion occupent 90% de la surface totale et occasionnent 60% de la consommation électrique. Les architectures étudiées présentent des structures matricielles et arborescentes. Les principaux résultats sont les suivants: Au départ nous explorons différentes topologies arborescentes et nous comparons leurs surfaces à celles des architectures matricielles. Pour cela, nous développons une plateforme d'outils logiciels permettant d'implanter différents circuits logiques sur l'architecture cible. En se basant sur cette étude expérimentale, nous dé nissons une nouvelle architecture arborescente. Nous montrons, en nous appuyant sur un modèle d'estimation de surface, que cette architecture permet de réduire la surface totale de 56% par rapport à une architecture matricielle. Ceci est dû essentiellement à une meilleure utilisation des ressources d'interconnexion. Nous explorons les effets des différents paramètres de l'architecture proposée: le coef cient de Rent, la taille des groupes logiques et le nombre d'entrées par bloc logique. Ceci permet de régler l'architecture pour l'adapter à des domaines d'applications qui ont des contraintes spéci ques en terme de surface, vitesse et consommation. En n, nous proposons une architecture qui rassemble les avantages des structures arborescentes et matricielles. Nous uni ons les deux structures en construisant des groupes de blocs logiques qui ont localement un réseau d'interconnexion arborescent et qui sont connectés entre eux via un réseau matriciel. Nous montrons que l'architecture obtenue présente un bon compromis entre l'évolutivité de la vue physique et la densité de la surface.
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Thèse
Hardware Architecture [cs.AR]. Université Pierre et Marie Curie - Paris VI, 2008. English. 〈NNT : 2008PA066478〉
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Soumis le : lundi 15 avril 2013 - 09:52:23
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Document(s) archivé(s) le : mardi 16 juillet 2013 - 04:04:57

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Zied Marrakchi. Exploration and optimization of tree-based FPGA architectures. Hardware Architecture [cs.AR]. Université Pierre et Marie Curie - Paris VI, 2008. English. 〈NNT : 2008PA066478〉. 〈tel-00813115〉

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