Parametric defect modelling for static and dynamic tests
Modélisation de défauts paramétriques en vue de tests statiques et dynamiques
Résumé
Due to integration density evolution and the high complexity of manufacturing process for integrated circuits, failures which can not be modeled by simple stuck at faults become preponderant. This thesis deals particularly with failures caused by physical defects. The result of such a defect is either a connection of two independent nodes in a fault-free circuit or a deterioration of an interconnection. Two parametrical defects are studied in this thesis: resistive opens and resistive shorts. The unknown resistance of these defects is the major parameter of their model. The first part deals with resistive opens. From a deep electrical analysis of their dynamical behavior, a fault simulator has been developed and validated with benchmark circuits and Automatic Test Pattern Generator (ATPG) specifications are proposed. In the second part, resistive shorts have been analyzed and a mathematical model which represents the dynamical behavior is proposed and validated.
Avec l'évolution de la densité d'intégration et la forte complexité des procédés de fabrication des circuits intégrés actuels, l'occurrence de défaillances non modélisables par de simples collages devient importante voire prépondérante. Cette thèse s'intéresse particulièrement à des défaillances dues à des défauts physiques. Au niveau du produit final, ces défaillances se traduisent soit par la mise en relation de deux nœuds indépendants dans le circuit sain, soit par la dégradation d'une interconnexion. Deux défauts paramétriques sont étudiés dans cette thèse. Il s'agit des circuits ouverts résistifs et des courts-circuits résistifs. La résistance a priori inconnue de ces défauts est le paramètre prépondérant de leur modélisation. La première partie s'intéresse particulièrement aux circuits ouverts résistifs. A partir d'une analyse électrique approfondie de leur comportement dynamique, un simulateur de fautes spécifiques est développé et validé sur une série de circuits référence et le cahier des charges d'un générateur automatique de vecteurs de test (ATPG) est proposé. Dans la seconde partie, ce sont les courts-circuits résistifs qui sont analysés et un modèle mathématique représentant leur comportement dynamique est proposé et validé.
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