Analysis and Improvement of Dual-Rail Logic for Designing Secure Circuits
Analyse et amélioration de la logique double rail pour la conception de circuits sécurisés
Résumé
In the area of secure circuits design and more particularly of (Differential Power Analysis) DPAresistant ones, dual-rail logic looks like an interesting alternative to static CMOS logic. Indeed, the encoding style associated with this logic offers the opportunity to make power consumption balanced thus making DPA attacks impossible. In this context, we focused ourselves on the analysis of the assets and weaknesses of dual-rail logic and especially to its improvement. Firstly we showed that a dual-rail circuit is distinctly more resistant to DPA attacks than its counterpart single-rail. Secondly, after a thorough study of the physical synthesis impact on the robustness of dual-rail circuits, we arrived at the conclusion that in the presence of loads, input transition times and arrival times imbalances, dual-rail circuits can lose their advantage and become vulnerable to DPA attacks. This study made it also possible to define some metric robustness with respect to DPA attacks, from which we clearly established that a dual-rail cell is DPA-resistant if and only if every signals controlling it arrive in a particularly reduced interval time. In order to eliminate this residual weakness from dual-rail logic, we finally proposed a simple but effective improvement. The resulting logic was called STTL (Secured Triple Track Logic). At last, the implementation of this logic made it possible to show that STTL logic enables us to obtain circuits with running times and power consumption which are data independent.
Dans le domaine de la conception de circuits sécurisés (cartes à puce) et plus particulièrement des circuits robustes aux attaques différentielles en puissance (DPA), la logique double rail apparaît comme une alternative intéressante à la logique statique CMOS. En effet, le codage associé à ce style de logique offre la possibilité d'équilibrer la consommation rendant ainsi impossible les attaques DPA. Partant de ce constat, dans cette thèse, nous nous sommes focalisés sur l'analyse des atouts et faiblesses de la logique double rail et surtout à son amélioration. Dans un premier temps, nous avons montré qu'un circuit double rail est nettement plus résistant aux attaques DPA que son homologue simple rail. Dans un deuxième temps, après une étude approfondie de l'impact de la synthèse physique sur la robustesse de la logique double rail, nous avons abouti à la conclusion qu'en présence de déséquilibres des capacités de charge, des temps de transition et des temps d'arrivée, les circuits double rail peuvent perdre leur avantage et devenir vulnérables aux attaques DPA. Cette étude a permis de définir quelques métriques de robustesse aux attaques DPA à partir desquelles nous avons clairement établi qu'une cellule double rail n'est robuste que si les signaux la contrôlant arrivent tous dans un intervalle de temps particulièrement réduit. Afin d'éliminer cette faiblesse résiduelle de la logique double rail, nous avons finalement proposé une amélioration simple mais efficace de la logique double rail. La logique résultante a été appelée STTL (Secured Triple Track Logic). La mise en oeuvre de cette logique a permis de montrer que la logique STTL permet d'obtenir des circuits dont les temps de calcul et la consommation sont indépendants des données.