Novel dynamic element matching techniques for multibit DAC used in a delta-sigma modulators
Nouvelles techniques d'appariement dynamique dans un CNA multibit pour les convertisseurs sigma-delta
Résumé
¢§ analog-to-digital converters can reach very high resolutions. The use of a multibit quantizer and of a multibit DAC reduces the oversampling ratio and the constraints imposed by active circuits, and improves the modulator loop stability. However, a multibit modulator is very sensitive to imperfections of its internal DAC located in feedback path. The static errors due to the non idealities of the DAC circuits can be corrected by means of dynamic element matching techniques (DEM). The aim of this PhD thesis is the theoretical study of several mismatch shaping techniques for a multibit feedback DAC used in delta-sigma modulators. After a presentation of the principle of ¢§ conversion and the main error sources in the multibit case, the existing DEM techniques are analyzed and compared. We underline advantages, disadvantages, and preferred application for each of them. The main part of this work consists in the development of four new DEM techniques. The first two derive from data-weighted averaging (DWA), one for first-order lowpass application, and the other for the case of second-order bandpass application. The last two proposals (called MDEM and STDEM) derive from the vector-based (SDEM) and tree-structured (TDEM) algorithms: they are more suitable for a high-order mismatch-shaping algorithm for both lowpass and bandpass applications. These four suggested methods are put in equation and their performances are confirmed by system-level simulations. A standard cell-level implementation of MDEM and STDEM techniques is performed in CMOS 0.35¹m technology. Simulations confirm the advantage of the developed techniques in terms of area and maximum frequency, compared with the conventional SDEM algorithms. In the last part, the DAC's dynamic errors such as clock jitter effects, glitch, non symmetrical transition times and clock-feedthrough (CFT), as well as quantizer metastability, are also analyzed. A new kind of DAC cell including a swing-reduced driver (SRD) is proposed. It has a partial return to zero structure (semi-RZ) which makes it possible to benefit at the same time from the advantages of RZ and non-RZ cells. Moreover, the DEM delay effect is compensated by a modification in the modulator architecture for high frequency bandpass applications.
Les convertisseurs analogiques-numériques fondés sur le principe de la modulation §¢ sont capables de fonctionner à des résolutions très élevés. L'utilisation en interne d'un CAN et d'un CNA multibit permet de réduire le taux de suréchantillonnage, les contraintes imposées par les circuits actifs, amé- liore la stabilité de la boucle du modulateur, mais rend celui-ci très sensible aux imperfections des composants du convertisseur numérique analogique (CNA) interne situé dans le chemin de retour. Les erreurs statiques dues aux non idéalités des circuits constitutifs de ce CNA peuvent être corrigées au moyen de techniques d'appariement dynamique des composants (DEM). Ce travail de thèse est consacré entre autre à l'étude théorique de ces techniques de correction des défauts des cellules des CNA multibits. Après avoir rappelé le principe de la conversion §¢ d'une part, et les différentes sources d'erreurs dominantes dans le cas multibit d'autre part, les techniques d'appariement existantes sont analysées et comparées. Nous soulignons les avantages, les inconvénients, et les domaines d'applications préférentiels de chacune. Le coeur du travail consiste en la proposition de quatre nouvelles techniques d'appariement dynamique. Les deux premières dérivent de la méthode de la moyenne des données (DWA), l'une pour le cas passe-bas du premier ordre, l'autre dans le cas passe-bande du second ordre. Les deux dernières propositions (appelées MDEM et STDEM) dérivent des deux algorithmes de tri (SDEM) et d'arborescence (TDEM) : elles conviennent à une mise en forme des erreurs d'ordre élevé et sont destinées aux applications passe-bas et passe-bande de haute performance. Ces quatre méthodes proposées ont été mises en équation et leurs performances confirmées par diverses simulations. Une implantation des algorithmes MDEM et STDEM a été faite au niveau cellule standard jusqu'à l'étape finale de routage en technologie CMOS 0.35 ¹m. L'ensemble des résultats des simulations au niveau système et au niveau transistor conforme l'avantage des techniques développées dans ce travail en termes de surface occupée et aussi de fréquence maximale d'application, si on les compare avec les algorithmes conventionnels de SDEM. Dans une dernière partie, les erreurs dynamiques du CNA, en particulier l'effet de la gigue d'horloge, le glitch, la dissymétrie des temps de transition, l'injection de charge (CFT) et la métastabilité du quantificateur sont également analysés. A l'issue de ces réflexions, une nouvelle cellule de CNA incluant un bloc limitant la plage dynamique de la commande d'entrée (SRD) est proposée. Elle possède une structure de remise à zéro partielle (semi-RZ) qui permet de bénéficier à la fois de l'avantage de la cellule RZ et non RZ. De plus, l'effet du retard du bloc de DEM est compensé par une modification dans l'architecture convenant aux applications passe-bande haute fréquence.