I. M. Adeniso, H. Olsson, and «. A. , Wide-Band RF Front-End for Mulitband Multistandard High linearity Low IF Wireless Receivers, IEEE Journal of Solid-State Circuits, vol.37, issue.9, pp.1162-1168, 2002.

A. Ali and J. L. Tham, « A 900Mz Frequency Synthetiser with Integrated LC Voltage-Conrolled Oscillator, IEEE International Solid-State Circuits Conference, pp.390-392, 1996.

D. Axelrad, « Application des technologies CMOS sur SOI aux Fonctions d'Interface des Liens de Communication Haut Débit (> 10Gbit/s) », chapitre 2 : Technologie, outils et méthodes, thèse, 2005.

F. Badets and «. , Contribution à l'étude de la synchronisation des oscillateurs : intégration des oscillateurs synchrones dans les systèmes radiofréquences, Thèse, 2000.

L. Barrandon, S. Crand, and D. Houzet, Behavorial Modeling and Simulation of Mixed Signal Front-End for Software Defined radio Terminals, IEEE International Symposium on Industrial Electronics, pp.4-7, 2004.
URL : https://hal.archives-ouvertes.fr/hal-00838058

G. Baudouin and . Et-collectif, Radiocommunications numériques 1 : Principes, modélisation et simulation », Principes et standards de communications mobiles et de réseaux locaux sans fil, pp.5-25, 2002.

G. Baudouin and . Et-collectif, Radiocommunications numériques 1 : Principes, modélisation et simulation », pp.477-512, 2002.

G. Chien and . Low, Noise Local Oscillator Design Techniques using a DLL based Frequency Multiplier for Wireless Applications » chapitre 6: Prototype Implementation, pp.70-96, 2000.

G. Chien and . Low, Noise Local Oscillator Design Techniques using a DLL based Frequency Multiplier for Wireless Applications » chapitre 4: DLL-based Frequency Multiplier Fundamentals, pp.70-96, 2000.

J. Craninckx, S. Donnay, and . Terminals, How are We Going to Design Them?, 40 th Conference on Design Automation, pp.79-84, 2003.

D. Cordeau, Etude Comportementale et Conception d'Oscillateurs Intégrés Polyphases Accordables en Fréquence en Technologie Si et SiGe pour les Radiocommunications, Chapitre 1 : Architectures et caractéristiques, pp.94-95

B. Kim, T. C. Weigandt, P. R. Gray, and «. Pll, DLL System Noise Analysis for Low Jitter Clock Synthesizer Design, IEEE International Symposium on Circuits and System (ISCAS'94), pp.31-34, 1994.

B. Klepser, M. Punzenberger, T. Ruhlicke, and M. Zannoth, « 5-GHz and 2.4- GHz Dual-Band RF-Tranceiver for WLAN 802, IEEE Radio Frequency Integrated Circuits Symposium, vol.11, pp.37-40, 2003.

T. H. Lee, K. S. Donnelly, J. C. Ho, J. Zerbe, M. G. Johnson et al., A 2.5 V CMOS delay-locked loop for 18 Mbit, 500 megabyte/s DRAM, IEEE Journal of Solid-State Circuits, vol.29, issue.12, pp.121491-1496, 1994.
DOI : 10.1109/4.340422

URL : https://hal.archives-ouvertes.fr/hal-01302815

T. H. Lee, The Design of CMOS Radio-Frequency Integrated Circuit, pp.530-549, 1998.
DOI : 10.1017/CBO9780511817281

A. Marshall, S. Natarajan, «. Pd-soi, and F. , A comparison of Circuit Performance », 9 th International Confererence on Electronics Circuits and Systems, SOI Design : Analog, Memory and Digital Techniques, pp.25-28, 2002.

T. Miyazaki, M. Hasimoto, H. Onodera, and «. A. , Performance Comparaison of PLLs for Clock Generation using Ring Oscillator VCO and LC oscillator in a Digital CMOS Process, Asia and South Pacific Design Automation Conference, 2004.

G. Monnerie, Etude et Modélisation de sources de bruit dans les structures à temps discret », chapitre 2 : Modélisation et caractérisation de sources de bruit en temps discret, pp.63-97, 2005.

Y. Moon, J. Choi, K. Lee, D. Jeong, M. Kim et al., All-Analog Multiphase Delay-Locked-Loop using a Replica Delay Line for Wide-range Operation and Low-Jitter Performance, IEEE Journal of Solid State Circuit, vol.35, pp.3377-384, 2000.

C. P. Moreira, E. Kerhervé, P. Jarry, and D. Belot, « Design of a dual-standard RF receiver front-end for wireless applications », Microwave Filters and Amplifiers, Research Signpost, issue.6, pp.93-118, 2005.

B. Redman-white and K. Bernstein, Circuit Design Exposed: Another Dirty Tricks Campaign?, European Solid Sate Circuit Conference (ESSCIRC'00), pp.141-151, 2000.

A. Spataro, « Elaboration d'une Nouvelle Méthodologie de Conception des Circuits Radiofréquences Basée sur l'Utilisation du Temps de Propagation des Opérateurs Logiques Elémentaires : Application à la Synthèse d'Oscillateurs RÉFÉRENCE DU CHAPITRE 3

D. Cordeau and . Etude, Comportementale et Conception d'Oscillateurs Intégrés Polyphases Accordables en Fréquence en Technologie Si et SiGe pour les Radiocommunications », Chapitre 1 : Architectures et caractéristiques d'émetteurs récepteurs radiofréquences, Thèse, pp.88-89, 2004.

M. G. Johnson and E. L. Hudson, A variable delay line PLL for CPU-coprocessor synchronization, IEEE Journal of Solid-State Circuits, vol.23, issue.5, pp.5-1218, 1988.
DOI : 10.1109/4.5947

K. Chen, C. F. Jou, and «. A. Power, fast-switching frequency synthesizer of 5, 2GHz WLAN », 7th International Conference on Solid-State and Integrated Circuits Technology, pp.1492-1495, 2004.

C. Majek, N. Deltimple, H. Lapuyade, J. Bégueret, E. Kerhervé et al., A 2-6 GHz CMOS factorial delay locked loop dedicated to multi-standard frequency synthesis, 2004 IEEE International Symposium on Industrial Electronics, pp.5-7, 2004.
DOI : 10.1109/ISIE.2004.1571800

URL : https://hal.archives-ouvertes.fr/hal-00183197

C. Majek, N. Deltimple, H. Lapuyade, J. Bégueret, E. Kerhervé et al., Frequency Synthesizer For Multi-Standard Wireless Application, Proceedings of the 2nd Annual IEEE Northeast Workshop on Circuits and Systems (NEWCAS2004), pp.20-23, 2004.

A. Marshall and S. Natarajan, Analog, Memory and Digital Techniques, Dynamic SOI Digital Design, pp.5-46, 2002.

A. Marshall and S. Natarajan, Analog, Memory and Digital Techniques, Static SOI Digital Design, pp.5-46, 2002.

B. Redman-white and K. Bernstein, Circuit Design Exposed: Another Dirty Tricks Campaign?, European Solid Sate Circuit Conference (ESSCIRC'00), pp.141-151, 2000.

U. L. Rohde, «. Microwave, W. Synthesizers, . Theory, ». Design et al., Chapitre 4: Loop Component [SEO03-1] Seon-Ho Han; Yong-Sik Youn, Hyun-Kyu Yu and Mun-Yang Park, « A low power and low noise frequency synthesizer with an integrated quadrature VCO, IEEE Radio Frequency Integrated Circuits (RFIC) Symposium (RFIC)10 Juin 2003. [SID97-1] S. Sidiropoulos, M. Horowitz, « A Semidigital Dual Delay Lock Loop, pp.310-307, 1997.

A. Engelstein, Etude des Potentialités des Technologies CMOS/SOI pour la Synthèse de Fréquence à 10 GHz sous Faible Tension », chapitre 1 : Les technologies CMOS SOI et silicium massif sub-micronique pour les applications RF, thèse, 2005.

]. C. Cint1, N. Majek, H. Deltimple, J. Lapuyade, E. Bégueret et al., « A 2-6 GHz CMOS Factorial Delay Locked Loop Dedicated to Multi-Standard Frequency Synthesis, PRODUCTION SCIENTIFIQUE Communications internationales avec Comité de Lecture et Actes Proceedings of the IEEE International Symposium on Industrial Electronics ISIE2004, pp.157-161, 2004.

]. N. Cint4, C. Deltimple, H. Majek, J. Lapuyade, and E. Bégueret, Kerhervé et Y. Deval, « The Factorial DLL : Application to a 5 GHz Frequency Synthesizer, IEEE Proceedings of Design of Circuits and Integrated Systems (DCIS2003), pp.192-196, 2003.