Concurrente behavioral fault simulation on discrete event systems: Application on digital circuits
Simulation concurrente de fautes comportementales pour des systèmes à événements discrets : Application aux circuits digitaux
Abstract
The Concurrent and Comparative Simulation (CCS) allows several simulations on a system in one single pass. One of
the first applications of CCS has been the Concurrent Fault Simulation (CFS) for fault simulation in digital systems described
at the gate level. However, nowadays digital designers focus on more abstract languages such as VHDL (Very high speed
integrated circuits Hardware Description Language) rather than on these logical models. Modeling and simulating digital
circuits behaviors is possible using these languages, but they do not allow the concurrent simulation of faulty behaviors, also
simply called faults. Technical barriers for the design of a concurrent fault simulator are on the one hand the lack of realistic
fault models and on the other hand the difficulty to integrate the concurrent algorithms into a simulation kernel.
To reach this objective, we propose the BFS-DEVS formalism (Behavioral Fault Simulator for Discrete EVent system
Specification). This formalism allows to model and simulate behavioral faults on discrete event system such as digital circuits
described with VHDL. Its theoretical fundation is the DEVS (Discrete EVent system Specification) formalism introduced by
Zeigler in the late 70's. The BFS-DEVS simulation kernel integrates the CFS concurrent algorithms and is based on a
propagated fault lists technique inside the models of the system. This technique speeds up the simulation processus since it
allows the simultaneous detection of several faults and also simplify results observability at the end of the simulation.
the first applications of CCS has been the Concurrent Fault Simulation (CFS) for fault simulation in digital systems described
at the gate level. However, nowadays digital designers focus on more abstract languages such as VHDL (Very high speed
integrated circuits Hardware Description Language) rather than on these logical models. Modeling and simulating digital
circuits behaviors is possible using these languages, but they do not allow the concurrent simulation of faulty behaviors, also
simply called faults. Technical barriers for the design of a concurrent fault simulator are on the one hand the lack of realistic
fault models and on the other hand the difficulty to integrate the concurrent algorithms into a simulation kernel.
To reach this objective, we propose the BFS-DEVS formalism (Behavioral Fault Simulator for Discrete EVent system
Specification). This formalism allows to model and simulate behavioral faults on discrete event system such as digital circuits
described with VHDL. Its theoretical fundation is the DEVS (Discrete EVent system Specification) formalism introduced by
Zeigler in the late 70's. The BFS-DEVS simulation kernel integrates the CFS concurrent algorithms and is based on a
propagated fault lists technique inside the models of the system. This technique speeds up the simulation processus since it
allows the simultaneous detection of several faults and also simplify results observability at the end of the simulation.
La Simulation Comparative et Concurrente (SCC) permet d'effectuer plusieurs simulations d'un système en une seule
exécution. Une des premières applications de la SCC a été la Simulation de Fautes Concurrente (SFC) permettant la simu-
lation de fautes au sein des systèmes digitaux décrits au niveau portes logiques. De nos jours, les concepteurs de circuits
évitent de travailler sur ces modèles logiques et préfèrent utiliser des descriptions plus abstraites basées sur des langages
de description de matériel comme le VHDL (Very high speed integrated circuits Hardware Description Language). Ces
langages permettent de modéliser et de simuler le comportement des circuits digitaux mais ils ne sont pas appropriés pour
la simulation concurrente des comportements fautifs ou fautes. Les barrières au développement d'un simulateur concurrent
de fautes comportementales sont le manque de modèles de fautes réalistes et la difficulté à mettre en œuvre les algorithmes
concurrents au sein d'un noyau de simulation.
Pour répondre à cette problématique, nous proposons le formalisme BFS-DEVS (Behavioral Fault Simulator for Discrete
EVent system Specification). Ce formalisme permet de modéliser et de simuler les fautes comportementales sur des systèmes
à événements discrets comme les circuits digitaux décrits en VHDL. Il dérive du formalisme DEVS (Discrete EVent system
Specification) introduit par le professeur B.P. Zeigler à la fin des années 70. Le noyau de simulation BFS-DEVS intègre les
algorithmes concurrents de la SFC et il s'appuie sur une technique de propagation de listes de fautes au sein des modèles du
système. Cette technique améliore la rapidité du processus de simulation car elle permet la détection simultanée de plusieurs
fautes et simplifie également l'observabilité des résultats en fin de simulation.
exécution. Une des premières applications de la SCC a été la Simulation de Fautes Concurrente (SFC) permettant la simu-
lation de fautes au sein des systèmes digitaux décrits au niveau portes logiques. De nos jours, les concepteurs de circuits
évitent de travailler sur ces modèles logiques et préfèrent utiliser des descriptions plus abstraites basées sur des langages
de description de matériel comme le VHDL (Very high speed integrated circuits Hardware Description Language). Ces
langages permettent de modéliser et de simuler le comportement des circuits digitaux mais ils ne sont pas appropriés pour
la simulation concurrente des comportements fautifs ou fautes. Les barrières au développement d'un simulateur concurrent
de fautes comportementales sont le manque de modèles de fautes réalistes et la difficulté à mettre en œuvre les algorithmes
concurrents au sein d'un noyau de simulation.
Pour répondre à cette problématique, nous proposons le formalisme BFS-DEVS (Behavioral Fault Simulator for Discrete
EVent system Specification). Ce formalisme permet de modéliser et de simuler les fautes comportementales sur des systèmes
à événements discrets comme les circuits digitaux décrits en VHDL. Il dérive du formalisme DEVS (Discrete EVent system
Specification) introduit par le professeur B.P. Zeigler à la fin des années 70. Le noyau de simulation BFS-DEVS intègre les
algorithmes concurrents de la SFC et il s'appuie sur une technique de propagation de listes de fautes au sein des modèles du
système. Cette technique améliore la rapidité du processus de simulation car elle permet la détection simultanée de plusieurs
fautes et simplifie également l'observabilité des résultats en fin de simulation.
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