CMOS system design and test for reliability and fault tolerance
Conception et test de systèmes CMOS fiables et tolérants aux pannes
Résumé
High performance ICs manufactured in deep submicron CMOS show reduced operating margins for timing, power and noise, and increased device sensitivity to contamination, size variations and cosmic ray effects. As a consequence, radiation-induced soft errors and soft failures due to small manufacturing defects that escape voltage-mode testing represent a chief concern in deep submicron CMOS. This thesis describes design and test techniques for high reliability and fault tolerance to cope with soft failures and soft errors in both commercial and safety-critical system applications. To improve the IDDQ test effectiveness in detecting soft failures, we developed highly sensitive Built-In Current (BIC) sensor designs operating at high speed and low supply voltage. Optimized IDDQ test algorithms with embedded current monitors are proposed, and synergetic effects with low power design techniques are explored. On-chip IDDQ monitoring techniques are subsequently extended to on-line testing in safety-critical CMOS system applications. An upset-tolerant static RAM design is described that uses current monitoring and parity coding for error detection and correction. Radiation test results on a prototype circuit validate this approach. In order to avoid soft error occurrence in deep submicron CMOS applications, upset-immune design techniques using technology-independent local redundancy are described and analyzed. They are validated on memory and register array prototypes using commercial 1.2, 0.8 and 0.25mm CMOS processes. On-chip test techniques are implemented for redundancy assessment of fault-tolerant CMOS architectures. Upset mechanisms in SEU-hardened CMOS storage elements are detected and analyzed using a focused pulse laser equipment, and specific design rules are devised for topology-related hardening. An upset-hardened sequential cell library has been designed in 0.6mm CMOS to be employed in an ASIC modem chip for an onboard satellite experiment.
Cette thèse propose des nouvelles méthodes de conception et de test des systèmes CMOS intégrés, permettant d'augmenter la fiabilité et la tolérance aux pannes en technologies submicroniques profonds, et répondre à l'augmentation des défauts non-décelables au test de fabrication et à la sensibilité accrue aux aléas dus aux rayons cosmiques. Pour améliorer la détection de fautes dans les circuits CMOS complexes, des capteurs de courant intégrés à haute vitesse et sensibilité fonctionnant sous faible tension d'alimentation sont proposés. Les algorithmes de mesure de courants IDDQ, développés parallèlement, sont analysés et optimisés en synergie avec des techniques de conception à faible consommation. L'utilisation de capteurs de courant a été étendue à un test en-ligne qui permet de détecter les fautes permanentes dans les applications critiques, et de corriger les erreurs dans les mémoires SRAM par codage de parité. Cette approche a été validée par des tests sous rayonnement sur des circuits prototypes. Une stratégie de conception de circuits CMOS immunes aux aléas indépendante de la technologie utilisée a été ensuite développée, basée sur des techniques de redondance locale. Sa validation expérimentale par des tests sous rayonnement a été effectuée sur des circuits prototypes réalisés en technologies CMOS commerciales de 1,2 , 0,8 et 0,25 microns. L'analyse des techniques de durcissement implantées a été faite à l'aide de méthodes de test intégré et en utilisant des équipements laser aux impulsions. Des mécanismes d'erreurs et une sensibilité aux aléas liés à la topologie ont été mis en évidence et caractérisés. En réponse, on a élaboré des règles de conception spécifiques, conduisant à un durcissement topologique aux aléas. Une bibliothèque de cellules séquentielles durcies a été développée, en vue de son utilisation dans un modem ASIC dédié à un satellite expérimental qui sera mis en orbite en 2001.