POWER REDUCTION DURING SCAN TESTING
REDUCTION DE PUISSANCE DURANT LE TEST PAR SCAN DES CIRCUITS INTEGRES
Résumé
This thesis relates to power minimization during scan testing. The Scan technique is considered as the most often used DfT (Design for Test) technique. During test, scan-based architectures require a large number of operations to load, apply, and unload test data. All these operations produce a switching activity which is much higher than that during functional mode. For this purpose, we propose several solutions to minimize the power consumption during scan testing, and particularly during the period of time comprised between the application of a test vector and the capture of the circuit response. These solutions allow safe and no destructive testing of the circuit under test.
Cette thèse s'inscrit dans le cadre de la réduction de la consommation de puissance durant le test par scan des circuits intégrés. Le test par scan est une technique de conception en vue du test qui est largement utilisée, mais qui pose quelques problèmes. Elle nécessite en effet un nombre important de cycles d'horloge pour permettre le chargement, l'application, et le déchargement des données de test. Ces opérations engendrent une activité de commutation dans le circuit largement plus importante que celle rencontrée lors du fonctionnement normal. Cette forte activité lors du test peut avoir des conséquences graves sur le circuit telles qu'une baisse de sa fiabilité ou sa destruction pure et simple. L'objectif de cette thèse est de proposer des techniques permettant de réduire cette suractivité, en particulier durant la période comprise entre l'application d'un vecteur de test et la récupération de la réponse du circuit.