Test and diagnosis of partially boundary scan boards and MCMs
Test et diagnostic de cartes et de MCMs partiellement boundary scan
Résumé
Today's Integrated Circuits are made of millions of transistors, Printed Circuit Boards (PCBs) can have up to ten layers allowing integration of a large number of components and new packaging technologies have appeared, such as 3D packaging or Multi-Chip Modules (MCMs). According to this reality, Test and Diagnostic tasks have become essential for prototype validation and maintenance. The IEEE 1149.1 Boundary Scan Standard (BS) allows to cope with state-of-the art packaging and wiring technologies. Although research evolves from the assumption of full BS availability, industry must face a market which has just started integrating this standard. So, systems will still contain BS parts and non BS clusters in the near future. This thesis aims at finding a global approach for the test and diagnosis of such heterogeneous systems. We propose a methodology which unifies the test and diagnosis ofcomponents and their interconnects. It is based on a scheduling approach to test simultaneously both BS components and non BS clusters, as well as interconnects. Logical stuck-at faults, as well as short and open faults are addressed. Diagnosis is achieved thanks to a novel approach combining structural description and qualitative reasoning to generate fault candidates. A fuzzy logic-based strategy for best test point finding is used to enhance the diagnosis accuracy and efficiency. This methodology, which can be applied to both MCMs and PCBs, has been implemented in a software, nicely interfaced to commercial ATPGs. Obtained experimental results validate this methodology.
Considérant les systèmes microélectroniques actuels, circuits comprenant des millions de transistors, cartes électroniques multi – couches et les MCMs (Modules Multi-puces), les activités de test et de diagnostic, que ce soit pour la validation de prototypes ou la maintenance, prennent de plus en plus d'importance et sont de plus en plus difficiles à réaliser.
Certes, l'adoption du standard IEEE 1149.1, plus connu sous le label Boundary Scan (BS) a permis de résoudre une grande partie des problèmes posés par les difficultés d'accès aux nœuds à tester, en remplaçant l'accès mécanique par un accès électronique. Mais actuellement le maché est loin d'être exclusivement fourni en composants munis de ce standard . par conséquent, on assise à l'apparition de systèmes hétérogènes du point de vue de la testabilité, composés de parties BS et d ‘autres non BS, pour lesquels il faut développer des méthodes de test et de diagnostic rencontrés dans ce type de systèmes.
Nous proposons dans le cadre de ce travail une méthodologie globale ainsi que son implémentation permettant de rapprocher cet objectif. Elle permet la génération et l'ordonnancement de séquences de test optimales permettant la détection de fautes à la fois dans les conglomérats de circuits BS et non BS, ainsi que sur leurs inter-connexions. Les modèles de collage logique, coupure et court-circuit sont pris en compte.
Au niveau du diagnostic, une première estimation des candidats à la faute est effectuée à l'aide d'une approche semi-qualitative. Le diagnostic est ensuite raffiné à l'aide d'une stratégie de recherche des meilleurs nœuds à tester, basée sur l'utilisation de la logique floue.
Cette méthodologie, qui s'applique aussi bien aux cartes qu'aux MCMs a été implémentée sous forme d'un outil interfacé avec des ATPGs commerciaux. Les résultats expérimentaux obtenus confirment la validité de l'approche.
Certes, l'adoption du standard IEEE 1149.1, plus connu sous le label Boundary Scan (BS) a permis de résoudre une grande partie des problèmes posés par les difficultés d'accès aux nœuds à tester, en remplaçant l'accès mécanique par un accès électronique. Mais actuellement le maché est loin d'être exclusivement fourni en composants munis de ce standard . par conséquent, on assise à l'apparition de systèmes hétérogènes du point de vue de la testabilité, composés de parties BS et d ‘autres non BS, pour lesquels il faut développer des méthodes de test et de diagnostic rencontrés dans ce type de systèmes.
Nous proposons dans le cadre de ce travail une méthodologie globale ainsi que son implémentation permettant de rapprocher cet objectif. Elle permet la génération et l'ordonnancement de séquences de test optimales permettant la détection de fautes à la fois dans les conglomérats de circuits BS et non BS, ainsi que sur leurs inter-connexions. Les modèles de collage logique, coupure et court-circuit sont pris en compte.
Au niveau du diagnostic, une première estimation des candidats à la faute est effectuée à l'aide d'une approche semi-qualitative. Le diagnostic est ensuite raffiné à l'aide d'une stratégie de recherche des meilleurs nœuds à tester, basée sur l'utilisation de la logique floue.
Cette méthodologie, qui s'applique aussi bien aux cartes qu'aux MCMs a été implémentée sous forme d'un outil interfacé avec des ATPGs commerciaux. Les résultats expérimentaux obtenus confirment la validité de l'approche.
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