SYMBOLIC SIMULATION OF CIRCUITS DESCRIBED AT THE ALGORITHMIC LEVEL
SIMULATION SYMBOLIQUE DES CIRCUITS DÉCRITS AU NIVEAU ALGORITHMIQUE
Résumé
This PhD thesis presents a new symbolic simulation method for circuits described at algorithmic level. First the VHDL description is modeled as a set of recurrence equations (SRE) that describe the state of the system at a given time as a function of previous states. After an automatic extraction of the model SRE, the VHDL simulation algorithm is applied for a fixed number of simulation cycles given by the designer. During the simulation, a test scenario and a simplification via substitution rules are applied to compute the symbolic or the numeric expression of each object in the design (register, signal or output port). Three test modes are defined and explained: tracking, reasoning and mixed. They are based on separation of the operative part from the control part of the circuit. The symbolic simulator and the VHDL to SRE compiler are implemented using Mathematica.
A verification methodology around the SRE symbolic simulation is proposed. Multiple verification paradigms (pattern matching, theorem proving and SAT) are applied to the symbolic simulation results to validate or to prove the properties of the circuit. The methodology is illustrated on two real size circuits (a RAM memory and digital filter) and on several academic examples.
A verification methodology around the SRE symbolic simulation is proposed. Multiple verification paradigms (pattern matching, theorem proving and SAT) are applied to the symbolic simulation results to validate or to prove the properties of the circuit. The methodology is illustrated on two real size circuits (a RAM memory and digital filter) and on several academic examples.
Ce travail de thèse présente une méthode originale pour la simulation symbolique des circuits décrits au niveau algorithmique. Tout d'abord, la description VHDL du circuit est modélisée sous le forme d'un ensemble d'équations récurrentes (SER) qui décrivent l'état du système à un instant donné en fonction des états précédents. Après une extraction automatique du SER du circuit, l'algorithme de simulation VHDL est exécuté pendant un nombre fixe de cycles déterminé par le concepteur. Pendant la simulation, un scénario de test et une simplification par règles de substitution sont appliqués pour obtenir les expressions symboliques ou numériques de chaque objet du circuit (registre, signal ou port de sortie). Trois modes de test (raisonnement, exécution et mixte) sont définis et expliqués en se basant sur la distinction entre la partie opérative et la partie contrôle de circuit. Le simulateur symbolique et le compilateur sont implémentés avec l'aide du système Mathematica.
Une méthodologie de vérification autour de la simulation symbolique avec SER est proposée. Plusieurs paradigmes de vérification (la correspondance de forme, la démonstration de théorèmes et SAT) sont employés sur les résultats de la simulation symbolique pour valider ou prouver les propriétés du circuit. La méthodologie est montrée sur deux circuits de taille réelle (un filtre numérique et une mémoire) et sur de nombreux cas académiques.
Une méthodologie de vérification autour de la simulation symbolique avec SER est proposée. Plusieurs paradigmes de vérification (la correspondance de forme, la démonstration de théorèmes et SAT) sont employés sur les résultats de la simulation symbolique pour valider ou prouver les propriétés du circuit. La méthodologie est montrée sur deux circuits de taille réelle (un filtre numérique et une mémoire) et sur de nombreux cas académiques.