A Methodology and Semi-Automated Flow for Design and Validation of Digital Signal Processing ASIC Macro-cells
Méthodologie et flot semi-automatique d'aide à la conception et à la validation des macro-cellules ASIC dédiées au traitement du signal
Abstract
Today, ASIC macro-cells dedicated to signal digital processing (DSP-ASIC macro-cells in follow) become more and more complex. Their design requires much time and money. These DSP-ASIC macro-cells will be assembled with other components to build the required Multiprocessor System-On-Chip (MP-SoC). The current design processes become insufficient to master the increasing complexity (in term of algorithm and architecture) while meeting the design time requirements.
This Ph-D thesis targets the problem of the design and the validation of DSP-ASIC macro-cells. We study the possibilities of a new methodology that could be used as an alternative to high level synthesis. This methodology is based on the assembly of basic generic predesigned components (IPs). It starts from a functional description of the application and produces an RTL model of the final architecture. The main problem of a component based assembly methodology is that the RTL model can have dysfunctions. This is due to delays introduced by implementation constraints. We present the formalization of this problem and propose an automatic correction method (called delay correction method) to resolve it. The viability of the method and the optimality of the solution are mathematically proved. Tools have been implemented to transform the methodology into a semi-automatic flow. We illustrate the approach efficiency by experiment on an industrial example: a digital modulation chain.
This Ph-D thesis targets the problem of the design and the validation of DSP-ASIC macro-cells. We study the possibilities of a new methodology that could be used as an alternative to high level synthesis. This methodology is based on the assembly of basic generic predesigned components (IPs). It starts from a functional description of the application and produces an RTL model of the final architecture. The main problem of a component based assembly methodology is that the RTL model can have dysfunctions. This is due to delays introduced by implementation constraints. We present the formalization of this problem and propose an automatic correction method (called delay correction method) to resolve it. The viability of the method and the optimality of the solution are mathematically proved. Tools have been implemented to transform the methodology into a semi-automatic flow. We illustrate the approach efficiency by experiment on an industrial example: a digital modulation chain.
Aujourd'hui, les macro-cellules ASIC dédiées au traitement du signal deviennent de plus en plus complexes, coûteuses en temps et efforts de conception. Ces macro-cellules seront ensuite assemblées avec d'autres composants IPs (e.g. processeurs, mémoires, média de communication, etc.) pour être intégrées dans un Système-sur-Puce (SoC, pour System-On-Chip). Les procédés de conception deviennent insuffisants pour conserver la maîtrise de la complexité (d'un point de vue aussi bien algorithmique qu'architectural) des nouvelles applications tout en respectant le temps de mise sur le marché.
Cette thèse est consacrée au problème de conception et de validation des macro-cellules ASIC dédiées au traitement du signal. Nous étudions et nous illustrons les possibilités d'une nouvelle méthodologie comme une alternative à la synthèse de haut niveau. Cette méthodologie se base sur l'assemblage de composants élémentaires (IPs) paramétrables et préconçus. Elle part d'une description fonctionnelle de l'application et produit le modèle RTL de l'architecture finale. Le principal problème d'une méthodologie de conception basée sur l'assemblage de composants IPs préconçus et pré-validés est que le modèle RTL de l'architecture finale peut avoir un comportement défectueux. Cela est dû à des retards induits par des contraintes d'implémentation. Nous présentons la formalisation de ce problème et proposons une méthode automatique de correction (dite correction de retard) pour le résoudre. Nous proposons deux algorithmes originaux qui garantissent des solutions optimales en latence et en surface. La faisabilité de l'approche et l'optimalité des solutions proposées sont démontrées mathématiquement. Des outils ont été développés pour transformer cette méthodologie en un flot semi-automatique. Nous illustrons l'efficacité de l'approche par l'expérimentation sur un exemple industriel : une chaîne de modulation numérique.
Cette thèse est consacrée au problème de conception et de validation des macro-cellules ASIC dédiées au traitement du signal. Nous étudions et nous illustrons les possibilités d'une nouvelle méthodologie comme une alternative à la synthèse de haut niveau. Cette méthodologie se base sur l'assemblage de composants élémentaires (IPs) paramétrables et préconçus. Elle part d'une description fonctionnelle de l'application et produit le modèle RTL de l'architecture finale. Le principal problème d'une méthodologie de conception basée sur l'assemblage de composants IPs préconçus et pré-validés est que le modèle RTL de l'architecture finale peut avoir un comportement défectueux. Cela est dû à des retards induits par des contraintes d'implémentation. Nous présentons la formalisation de ce problème et proposons une méthode automatique de correction (dite correction de retard) pour le résoudre. Nous proposons deux algorithmes originaux qui garantissent des solutions optimales en latence et en surface. La faisabilité de l'approche et l'optimalité des solutions proposées sont démontrées mathématiquement. Des outils ont été développés pour transformer cette méthodologie en un flot semi-automatique. Nous illustrons l'efficacité de l'approche par l'expérimentation sur un exemple industriel : une chaîne de modulation numérique.
Loading...