Low energy integrated circuit design in 2D and 3D SOI technologies : applied to arithmetics
Conception pour la faible consommation en technologies SOI 2D et 3D : application à l'arithmétique
Résumé
This work discussed first with the causes of energy dissipation in integrated circuits and presented the performances metrics associated with this dissipation. Then were described the technologies that were used; these are the two dimensional and three dimensional T gate 100nm SOI technologies. The three dimensional technology consists in two layers of transistors where the P-channel devices are integrated on top of the N-channel ones. Design methodologies and standard-cell libraries were developed. Finally, low energy combinatorial arithmetic operators architectures were evaluated, modelled and implemented in these technologies. The target operations were addition, multiplication and division.
Dans le cadre du présent travail nous nous sommes d'abord intéressés aux causes de la dissipation d'énergie dans les cricuits intégrés ainsi qu'aux métriques associées à la mesure des performances. Ensuite les technologies utilisées ont été présentées; il s'agit des technologies bidimensionnelle et tridimensionnelle SOI 100nm grille en T. La version tridimensionnelle est composée de deux couches de transistors tel que le type P soit au dessus du type N. Des méthodologies de conception ainsi que des bibliothèques de cellules standard ont dû être développées pour ces technologies. Finalement, des architectures pour l'arithmétique combinatoire faible consommation ont été modélisées, évaluées et dessinées avec des technologies citées précédemment. Les opérations abordées sont l'addition, la multiplication et la division.
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