Formal verification of synchronous digital designs, based on symbolic simulation
Vérification formelle de systèmes digitaux synchrones, basée sur la simulation symbolique
Résumé
To satisfy market requirements, formal verification tools must allow designers to verify complex descriptions and reason about large or infinite sets of values. One should be able to concentrate on the correctness of algorithms and the essential mathematical properties of the blocks being designed. Most modern verification tools such as Model Checkers are restrictive because they can't deal with abstraction levels higher than Register Transfer Level, or similar Finite-State Machine models and are also limited on the total number of states. Theorem provers do not suffer from these restrictions, but they are not fully automated, and require methods to ease their systematic use in the standard design flow. This thesis addresses the formal verification of VHDL descriptions with the ACL2 theorem prover. We propose an environment combining symbolic simulation and theorem proving for the formal analysis of high level VHDL designs. Our approach consists in developping methods
- to formalize a synthesis subset of VHDL,
- to "direct" the theorem prover to perform symbolic simulation
- to use symbolic simulation results for proofs.
A tool was developped combining translators from VHDL to ACL2, symbolic simulation and proof engines in a user interface. The definitions and theorems that formalize the VHDL input are generated automatically, and the resulting model is executable. This same model is used for symbolic simulation and proof. By combining symbolic simulation and theorem proving, we aim at providing the verification engineer with a methodology to efficiently insert formal verification in the very early specification stages of a design. The theorem prover can be used to perform symbolic manipulations on the result expressions, and prove that they are equivalent to a specified function. The result of this thesis is to make theorem proving techniques more acceptable to a design team in terms of ease of use, and to notably decrease verification time in a design process.
- to formalize a synthesis subset of VHDL,
- to "direct" the theorem prover to perform symbolic simulation
- to use symbolic simulation results for proofs.
A tool was developped combining translators from VHDL to ACL2, symbolic simulation and proof engines in a user interface. The definitions and theorems that formalize the VHDL input are generated automatically, and the resulting model is executable. This same model is used for symbolic simulation and proof. By combining symbolic simulation and theorem proving, we aim at providing the verification engineer with a methodology to efficiently insert formal verification in the very early specification stages of a design. The theorem prover can be used to perform symbolic manipulations on the result expressions, and prove that they are equivalent to a specified function. The result of this thesis is to make theorem proving techniques more acceptable to a design team in terms of ease of use, and to notably decrease verification time in a design process.
Pour satisfaire les exigences du marché, les outils de vérification formelle doivent permettre aux concepteurs de vérifier des descriptions complexes et de raisonner sur des domaines de valeurs grands ou infinis. Il est nécessaire de se concentrer sur la correction d'algorithmes et sur les propriétés mathématiques essentielles des blocks à concevoir. La plupart des outils de vérification formelle comme les "Model-checkers" sont restrictifs car ils ne peuvent travailler avec des niveaux plus haut que le "RTL", et ils sont également limités sur le nombre total d'états. Les démonstrateurs de théorèmes ne souffrent pas de ces restrictions, mais ne sont pas automatiques et requièrent des méthodes pour faciliter leur utilisation systématique. Cette thèse aborde la vérification formelle de descriptions VHDL au moyen du démonstrateur ACL2. Nous proposons un environnement combinant simulation symbolique et démonstrateur de théorèmes pour l'analyse formelle de descriptions de haut niveau d'abstraction. Plus précisément, notre approche consiste à développer des méthodes
- pour formaliser un sous-ensemble de VHDL,
- pour "diriger" le démonstrateur pour effectuer de la simulation symbolique
- pour utiliser ces résultats pour les preuves.
Un outil a été développé combinant des traducteurs (VHDL vers ACL2), des moteurs de simulation symbolique et de preuves, et une interface utilisateur. Les définitions et les théorèmes sont générés automatiquement. Un même modèle généré est ainsi utilisé pour toutes les tâches. Nous aspirons à fournir au concepteur une méthodologie pour insérer la vérification formelle le plus tôt possible dans le cycle de conception. Le démonstrateur est utilisé pour des manipulations symboliques et pour prouver qu'ils sont équivalents à une fonction spécifiée. Le résultat de cette thèse est de rendre la technique de démonstration de théorèmes acceptable dans une équipe de concepteur du point de vue de la facilité d'utilisation, et de diminuer le temps de vérification.
- pour formaliser un sous-ensemble de VHDL,
- pour "diriger" le démonstrateur pour effectuer de la simulation symbolique
- pour utiliser ces résultats pour les preuves.
Un outil a été développé combinant des traducteurs (VHDL vers ACL2), des moteurs de simulation symbolique et de preuves, et une interface utilisateur. Les définitions et les théorèmes sont générés automatiquement. Un même modèle généré est ainsi utilisé pour toutes les tâches. Nous aspirons à fournir au concepteur une méthodologie pour insérer la vérification formelle le plus tôt possible dans le cycle de conception. Le démonstrateur est utilisé pour des manipulations symboliques et pour prouver qu'ils sont équivalents à une fonction spécifiée. Le résultat de cette thèse est de rendre la technique de démonstration de théorèmes acceptable dans une équipe de concepteur du point de vue de la facilité d'utilisation, et de diminuer le temps de vérification.
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