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Fiche détaillée Thèses
Université Joseph-Fourier - Grenoble I (29/10/2008), Maler Oded (Dir.)
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Vérification de propriétés temporisées et hybrides: théorie et applications
Dejan Nickovic1

Le développement croissant de systèmes embarqués de consommation, où les composants numériques, analogiques et logiciels sont combinés sur une même puce, résulte en une augmentation de la complexité des processus de conception et de vérification. La validation de tels systèmes analogiques et à signaux-mixtes reste largement basée sur des techniques de simulation, qui sont souvent combinées avec des méthodes d'analyse de nature ad-hoc. Cette thèse est motivée par l'exportation de méthodes formelles basées sur des propriétés, vers leur application à la validation de systèmes analogiques et à signaux mixtes, considérés à leur niveaux d'abstraction continu et temporisé.
Etant-donné que la vérification formelle de systèmes continus non-triviaux reste très difficile, nous nous tournons vers une méthode de validation plus légère appelée le monitoring basé sur des propriétés. Nous définissons signal temporal logic STL comme langage de spécification de haut niveau qui permet d'exprimer des propriétés temporelles de signaux continus et temporisés. STL est une extension de la logique de temps-réel metric interval temporal logic MITL, où les signaux continus sont transformés en signaux Booléens avec des prédicats numériques, et les relations temporelles entre ces signaux son exprimées avec les opérateurs temporels habituels dont les propositions atomiques correspondent à ces prédicats. Nous développons deux procédures de monitoring, une offline et une incrémantale, qui permettent de vérifier si les traces de simulations sont correctes par rapport aux propriétés STL. Les deux procédures sont implantées en outil de monitoring analogique AMT. Notre approche de monitoring basé sur des propriétés est appliquée, en utilisant AMT, à deux études de cas réalistes, où nous étudions des propriétés d'une mémoire de type FLASH et d'une interface de mémoire DDR2.
Nous considérons aussi le problème de vérification formelle de systèmes temporisés, et développons une traduction modulaire des formules MITL avec les opérateurs futurs et passés, vers des automates temporisés. La construction que nous proposons est basée sur les testeurs temporels, une classe spécifique d'automates avec les entrées et les sorties qui réalisent la fonction séquentielle définie par la sémantique des opérateurs MITL. Nous montrons d'abord comment chaque formule MITL peut être exprimée avec six opérateurs basiques (trois opérateurs passés et trois futurs) et nous proposons une construction de testeurs temporels à partir de ces opérateurs. Les testeurs temporels pour des formules MITL arbitraires sont obtenus en composant ces testeurs élémentaires.
Finalement, nous développons une procédure pour la synthèse automatique de contrôleurs à partir des spécifications de haut niveau exprimées avec le fragment borné de metric temporal logic (MTL). Nous proposons une traduction des propriétés spécifiées dans cette logique temporisée vers des automates temporisés déterministes, en supposant la variabilité bornée. Ensuite, nous pouvons appliquer à ces automates les algorithmes habituels de synthèse de sûreté pour construire un contrôleur qui satisfait la spécification par construction.
1 :  VERIMAG - IMAG - VERIMAG
timed automata – monitoring – analog and mixed-signal – temporal logic – temporal testers – property – synthesis

Checking Timed and Hybrid Properties: Theory and Applications
The growth of consumer embedded devices, where digital, analog and software components are often combined together on a single chip, results in an increase of complexity of the design and verification processes. The validation of such analog and mixed-signal systems largely relies on simulation-based techniques combined with often ad-hoc analysis methods. This thesis is motivated by the export of property-based formal techniques to the validation of analog and mixed-signal systems, at their continuous and timed levels of abstraction. Since the formal verification of non-trivial continuous systems remains very difficult, we resort to a lighter validation technique, that is, property-based monitoring.We define signal temporal logic STL as a high-level specification language that allows expressing temporal properties of continuous and timed signals. STL is as an extension of the realtime metric interval temporal logic MITL, where continuous signals are transformed into Boolean ones using numerical predicates, and the temporal relations between them are expressed using standard real-time temporal operators whose atomic propositions correspond to those predicates.We develop two monitoring procedures, offline and incremental, for checking the correctness of simulation traces with respect to STL properties and implement them into a stand alone analog monitoring tool (AMT). The property-based monitoring framework is applied, using the AMT tool, to two real-world case studies, considering properties of a FLASH memory cell and a DDR2 memory interface. We also consider the problem of property-based formal verification of timed systems, and develop a modular translation from MITL formulae with past and future operators to timed automata. The construction that we propose is based on temporal testers, a special class of input/output timed automata that realize the sequential functions defined by the semantics of MITL operators. We first show how every MITL formula can be expressed using six basic temporal operators (three for past and three for future) and show how to build a temporal tester for each of these operators. Temporal testers for arbitrary MITL formulae are obtained by composing these elementary testers. Finally, we develop a procedure for automatic synthesis of controllers from high-level specifications expressed in the bounded fragment of metric temporal logic (MTL). We propose a translation from properties specified in this real-time logic and under bounded variability assumption, into deterministic timed automata to which we apply safety synthesis algorithms to build a controller that satisfies the specification by construction.