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Fiche concise Thèses
EVALUATION PREDICTIVE DE LA SURETE DE FONCTIONNEMENT D'UN CIRCUIT INTEGRE NUMERIQUE
HADJIAT K.
PhD thesis. Institut National Polytechnique de Grenoble - INPG (2005-06-10), LEVEUGLE Régis (Dir.)
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K. HADJIAT1
1 :  TIMA - Techniques of Informatics and Microelectronics for integrated systems Architecture
http://tima.imag.fr/
CNRS : UMR5159 – Université Joseph Fourier - Grenoble I – Institut National Polytechnique de Grenoble (INPG)
46 Av Félix Viallet 38031 GRENOBLE CEDEX 1
France
EVALUATION PREDICTIVE DE LA SURETE DE FONCTIONNEMENT D'UN CIRCUIT INTEGRE NUMERIQUE
Early prediction of dependability of complex digital circuits
10/06/2005
La probabilité des fautes transitoires augmente avec l'évolution des technologies. Ceci a suscité un intérêt croissant pour les méthodes prédictives d'analyse des comportements erronés d'un circuit. Ce travail porte sur l'étude de deux aspects complémentaires : l'injection de fautes dans des circuits décrits au niveau RTL et l'analyse des résultats obtenus à l'issue de campagnes d'injection.
Nous présentons une nouvelle approche pour la génération de mutants, permettant l'instrumentation d'un circuit pour des modèles de fautes hétérogènes. Pendant la définition d'une campagne d'injection de fautes, le flot d'analyse que nous avons proposé permet au concepteur d'introduire, dans le même circuit, des inversions de bits uniques (SEU) ou multiples (MBF), ou encore des transitions erronées. En outre, nous avons visé une génération de mutant la plus efficace selon plusieurs contraintes qui incluent (1) la modification simple et automatique de la description initiale du circuit, (2) l'optimisation des entrées additionnelles pour le contrôle d'injection et (3) la réduction du surcoût matériel après synthèse pour une bonne compatibilité avec des campagnes d'injection de fautes basées sur l'émulation.
Dans le flot d'analyse, un modèle comportemental est généré permettant au concepteur d'identifier les chemins de propagation d'erreurs dans le circuit. Une telle analyse vise à identifier, très tôt dans le flot de conception, les modes de défaillance inacceptables d'un circuit afin de modifier immédiatement sa description et ainsi améliorer sa robustesse.
Nous présentons des résultats obtenus suite à des injections multi niveaux dans des descriptions VHDL de circuits numériques. Ces résultats démontrent qu'une campagne d'injection réalisée très tôt dans le processus de conception, sur une description encore très éloignée de l'implémentation finale, peut donner des informations très utiles sur les caractéristiques de sûreté d'un circuit.
The probability of transient faults increases with the evolution of technologies. There is a corresponding increased demand for an early analysis of erroneous behaviours. This work concerns the study of two complementary aspects: fault injection in circuits described in RT-level VHDL and analysis of the results obtained at the end of a fault injection campaign.
We present a new approach for mutant generation, allowing circuit instrumentation for heterogeneous fault models. The proposed analysis flow allows a designer to mix single bit-flips (SEU), multiple bit-flips and erroneous transitions when defining a fault injection campaign. Furthermore, we target the most efficient generation with respect to multiple constraints, including (1) simple and automatic modification of the initial circuit description, (2) limited set of additional inputs for injection control and (3) limited hardware overhead after synthesis for compatibility with emulation-based fault injection campaigns.
In the analysis flow, a behavioural model is generated, allowing the designer to identify the detailed error propagation paths in the circuit. Such an analysis aims at identifying very early in the design flow the unacceptable failure modes of a circuit, in order to immediately modify its description to improve its robustness.
We report on results obtained with multi-level fault injections in VHDL descriptions of digital circuits. These results show that an analysis performed at a very early stage in the design process can actually give a helpful insight into the response of a circuit when a fault occurs.
Sciences de l'ingénieur/Micro et nanotechnologies/Microélectronique

Institut National Polytechnique de Grenoble - INPG
Electronique, Electrotechnique, Automatique, Télécommunications, Signal
micro et nano électronique
http://tima.imag.fr/publications/files/th/epd_210.pdf
Français

LEVEUGLE Régis

Circuits numériques – analyse de sûreté – injection de fautes – mutants VHDL RTL – SEU – inversion de bits unique – inversion de bits multiple.
Dependability analysis – VHDL
ISBN 2-84813-044-X