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Short view PhD thesis
Méthodes de simulation des erreurs transitoires à plusieurs niveaux d'abstraction
Saleh S.
PhD thesis. Institut National Polytechnique de Grenoble - INPG (2005-06-21), COURTOIS Bernard (Dir.)
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S. Saleh1
1:  TIMA - Techniques of Informatics and Microelectronics for integrated systems Architecture
http://tima.imag.fr/
CNRS : UMR5159 – Université Joseph Fourier - Grenoble I – Institut National Polytechnique de Grenoble (INPG)
46 Av Félix Viallet 38031 GRENOBLE CEDEX 1
France
Méthodes de simulation des erreurs transitoires à plusieurs niveaux d'abstraction
Multi levels soft errors simulation methods
2005-06-21
La miniaturisation croissante des composants électroniques accroît considérablement la sensibilité des circuits intégrés face aux fautes transitoires de type (SEU) ou (SET). De ce fait, l'analyse de la sensibilité face aux ces fautes transitoires des circuits combinatoires et séquentiels est une tâche essentielle aujourd'hui. Les méthodes analytiques de calcul probabiliste de génération des impulsions SET ou des SEU et de propagation et transformation en erreur, publiées dans la littérateur jusqu'à ce jour, ne sont pas complets car un certain nombre de paramètres ne sont pas pris en compte. Dans cette thèse, nous proposons une méthodologie de simulation de fautes transitoires multi-niveaux qui permettra une évaluation plus rapide et en même temps précise. Cette méthodologie est en fait une collection des méthodes de simulations, une pour chaque niveau d'abstraction (niveau physique, niveau transistor, et niveau portes logiques). Au niveau physique, nous utilisons la simulation physique au niveau composants ou portes logiques élémentaires qui consiste en la caractérisation de chaque type de transistor d'une technologie donnée face aux SET en prenant en compte plusieurs paramètre (l'énergie ou le LET de la particule, l'angle d'incidence et la localisation de l'impact sur le composant, et les dimensions des transistors heurté par la particule). Suite à cette caractérisation, une famille de courbes de courants sera obtenue pour chaque transistor et un domaine de valeurs de l'amplitude et la durée de l'impulsion de courant sera établi. La transformation des impulsions de courants obtenus au niveau physique en impulsions de tension est réalisée à travers des simulations électriques en prenant en compte l'impédance de sortie de chaque porte. Une famille de courbes de tension transitoire sera aussi établie pour chaque porte. Un modèle d'impulsion logique sera défini pour ces impulsions qui sera ensuite utilisé dans des simulations numériques, qui sont beaucoup plus rapides, et qui sont utilisées finalement afin de pouvoir analyser la sensibilité face aux fautes transitoires de type SET et SEU d'un circuit complexe. Les résultats de cette analyse seront utilisés afin de réaliser une cartographie de sensibilité d'un circuit complexe qui nous permet de déterminer les zones les plus sensibles d'un circuit étudié et éventuellement de décider d'un durcissement ponctuel des portes sensibles.
The nowadays miniaturization of the electronic components increases considerably the sensitivity of the integrated circuits face to transient faults (SEU) or (SET). The analysis of the transient faults sensitivity for combinational logic and sequential circuits is an essential task today. The analytical methods based on probabilistic calculation of the generation of transient pulses SET or SEU, and of the propagation and the transformation of these transients faults into errors, published in the literature are not complete because a certain number of parameters are not taken into account. In this thesis, we propose a fast and accurate multi levels methodology to simulate transient faults. This methodology is a collection of simulation methods, a method for each level of abstraction (physical level, transistor level, and gate level). At the physical level, we use a physical simulation at the components level for any elementary logical gates which consists in the characterization of each type of transistor of a given technology face of SET by taking into account several parameter (the energy or the LET of the particle, the angle of incidence, the impact localization and the dimensions of the transistors where the particle strike occurs). After this characterization, a family of current curves is obtained for each transistor and a domain of the current amplitude values and the current pulses duration is established. The transformation of the current pulse obtained at the physical level into voltage pulses is done by electrical simulations by taking into account the output impedance of each gate. A family of transient voltage pulse curves is also established for each gate. Furthermore, a logical pulse model is defined for these pulses which will be then used in a numerical simulations, which are much faster, and which are finally used in the sensitivity analysis phase for complex circuit. The results of this analysis are used in order to realize a cartography of a complex circuit sensitivity which allow us to determine the most significant zones of a studied circuit and, if required, to decide a hardening solution of the sensitive gates.
Engineering Sciences/Micro and nanotechnologies/Microelectronics

Institut National Polytechnique de Grenoble - INPG
Electronique, Electrotechnique, Automatique, Télécommunications, Signal
micro et nano électronique
http://tima.imag.fr/publications/files/th/mls_213.pdf
French

COURTOIS Bernard
ANGHEL L. (co-directeur)

Faute transitoire SET – SEU – simulation physique 2-D – simulation électrique – simulation numérique – carte de sensibilité
fault tolerance – multi-domain simulation
ISBN (paperback): 2-84813-061-X