Knowledge-aware synthesis for analog integrated circuit design and reuse
Connaissance et synthèse en vue de la conception et la réutilisation de circuits analogiques intégrés
Résumé
The semiconductor industry has continued to make impressive improvements in the achievable density of very large-scale integrated (VLSI) circuits. In order to keep pace with the levels of integration available, design engineers have developed new methodologies and techniques to manage the increased complexity inherent in these large chips. One such emerging methodology is system-on-chip (SoC) design, wherein predesigned and preverified blocks (often called intellectual property (IP) blocks) are obtained from internal sources, or third parties and combined on a single chip. A library of reusable IP blocks with various timing, area, power configurations is the key to SoC success as the SoC integrator can apply the trade-offs that best suit the needs of the target application. Digital design has a well-defined, top-down design methodology but analog/mixed-signal (AMS) design has traditionally been an ad hoc custom design process. When analog and digital blocks coexist on the same substrate, the analog portion can be more time-consuming to develop even though it may represent a smaller percentage of the chip area. In this thesis, we present a hierarchical sizing and biasing methodology for analog intellectual properties. The proposed methodology addresses the problem of automatically generating suitable designs plans that are used to compute the DC operating point and dimensions for analog IPs. The methodology deals with different aspects of analog design problems such as insufficient degrees of freedom, systematic offset and negative feedback circuits. It has been used to successfully size and bias a variety of analog IPs and proved its precision and efficiency.
L'industrie des semi-conducteurs continue ses progrès impressionnants dans la miniaturisation des circuits intégrés VLSI. Les concepteurs ont inventé des méthodes permettant d'exploiter la complexité croissante des circuits intégrés à haute densité d'intégration. L'une d'elles consiste à concevoir des systèmes embarqués sur puce (SoC) à l'aide de blocs pré-existants et déjà validés (appelés IP, comme Intellectual Property), qu'ils aient été élaborés en interne à l'entreprise réalisant l'intégration du SoC ou issus d'une tierce partie. Disposer d'une bibliothèque de blocs IP paramétrés selon leurs performances en temps, surface et consommation est une clef pour optimiser le système intégré vis-à-vis de l'application ciblée. S'il existe un flot standard bien établi pour concevoir les blocs intégrés numériques, reposant sur une méthode de conception descendante, la conception de circuits analogiques reste toujours une opération sur mesure. Alors que les systèmes intégrés sur puce sont souvent mixtes analogique-numérique, les méthodes de conception diffèrent complètement entre les deux mondes. Dans cette thèse, nous proposons une méthode pour automatiser le dimensionnement et la polarisation d'un circuit analogique dans le cas général, conduisant ainsi à une définition possible d'un IP analogique. Cette méthode permet de générer automatiquement une procédure pour calculer les dimensions d'une topologie électrique connue et son point de fonctionnement en se fondant sur l'expression de la connaissance du concepteur. Cette méthode permet de détecter des hypothèses conflictuelles émises par le concepteur et de traiter les cycles résultant des boucles de contre-réaction. Plusieurs circuits analogiques sont présentés pour illustrer la généralité et la précision de cette approche.
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