Study of the robustness of SiC JFET transistors under electrical stress
Etude de la robustesse de transistors JFET à base de SiC vis-à-vis de stress électriques
Résumé
The work presented in this thesis was conducted between SATIE and LTN IFSTTAR laboratories. It focuses on the study of the robustness of SiC power components subjected to hard working conditions for high switching frequency, high power density and high temperature applications. The work also presents a study on the robustness of a dedicated package adapted to high temperature applications. The robustness of several SiC VJFETs from a particular manufacturer (SemiSouth) was studied in avalanche and short circuit modes in order to estimate the energies that can withstand these components in these operating modes. The experimental protocol also includes thermal models to quantify the crystal temperature and to highlight the ageing physical mechanisms causing failure. Therefore, we had developed a finite element model to estimate the thermal junction temperature of the SiC JFET in extreme working conditions to try to relate the failure to the maximum temperature reached after each cycle. Finally, we described the physical mechanisms behind the degradations that explain ultimately the destruction of ageing transistors under repetitive avalanche mode. A ceramic substrate made of Si3N4 has been the support of studies conducted in this thesis on the packaging reliability. We characterized the degradation of these substrates by acoustic analysis after ageing by thermal cycling of high amplitude. A thermo-mechanical model was developed to estimate the mechanical stresses in the assembly and validate the experimental results. Finally, we have initiated thermal diagnostic studies on SiC JFET chips. We have shown that thermal impedance measurements can be used for the detection of delamination defects in a power assembly.
Les travaux de cette thèse ont été menés dans le cadre d’une collaboration entre les laboratoires SATIE et LTN IFSTTAR. Ils portent principalement, sur l’étude de la robustesse des composants JFET SiC de puissance pour des applications de découpage à haute fréquence, forte puissance surfacique et à haute température lorsqu’ils sont soumis à des régimes extrêmes de fonctionnement. Les travaux présentés traitent également de façon plus générale l’étude de la durée de vie de packaging dédiés à ce type de composants et adaptés à la haute température pour des applications aéronautiques. La robustesse de différents lots des VJFETs SiC d’un fabricant particulier (SemiSouth) a été étudiée en régimes d’avalanche et de court circuit afin de déterminer les énergies que peuvent supporter ces composants dans ces modes de fonctionnement particuliers en cherchant notamment à quantifier la température du cristal et à mettre en évidence les mécanismes physiques à l’origine des défaillances. Nous avons ainsi également développé un modèle éléments finis thermique afin d’estimer la température de jonction du JFET SiC lors des régimes extrêmes pour chercher à relier l’apparition de la défaillance à la température. Finalement, nous décrivons des mécanismes physiques à l’origine des dégradations lors de la répétition de tels régimes extrêmes de fonctionnement expliquant à terme la destruction par vieillissement des transistors. Un substrat céramique à base de Si3N4 a été le support des études menées dans le cadre de cette thèse sur le packaging. Nous avons caractérisé les dégradations de ces substrats par des analyses acoustiques après vieillissement par cyclage thermique de forte amplitude. Un modèle thermomécanique a été développé afin d’estimer les contraintes mécaniques dans l’assemblage et valider les résultats expérimentaux obtenus. Enfin, nous avons également initiés des travaux de diagnostic thermique sur des puces JFET SiC, par des mesures d’impédance thermique pouvant être utilisées pour la détection de défauts de délaminage dans un assemblage de puissance.
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Origine : Version validée par le jury (STAR)