The design of embedded architectures: from decoding LDPC to reconfigurable systems on chip
Conception d'architectures embarquées : des décodeurs LDPC aux systèmes sur puce reconfigurables
Résumé
The research work presented in this document addresses two different problems of designing embedded digital architectures for information processing applications. The first axis concerns the study and design of architectural models for channel decoding systems used in digital communication applications. These decoders are based on LDPC (Low Density Parity Check) codes that are currently proposed as error correcting codes in several transmission standards. We are notably interested in the wireless digital video broadcast standard DVB-S2. The hardware implementation of decoding algorithms used in these architectures necessitates a fine tradeoff between the parallelism degree, computation scheduling and available resources. Another study on reducing the complexity of the decoding algorithms working on non binary codes is also presented, and could help to define the associated architecture. The second research axis generalises the problem to the design of highly integrated SoC (System-on-Chip) architectures exhibiting flexibility, adaptability and dynamic hardware reconfiguration capacities. The use of an embedded real-time operating system becomes necessary for managing such architectures. Designing these architectures by using classical design methods would thus fail. The second part of the work concerns new exploration and design methodologies for reconfigurable architectures. The problem of modelling embedded operating systems and the design of SDR (Software-Defined Radio) applications and platforms are presented.
Les travaux de recherche dont la synthèse est présentée dans ce document portent sur deux aspects de la conception d'architectures numériques embarquées pour des applications de traitement de l'information. Le premier axe concerne l'étude et la conception de modèles architecturaux pour les décodeurs de canal utilisés dans les communications numériques. Les décodeurs étudiés sont basés sur les codes LDPC (Low Density Parity Check codes) qui, depuis quelques années, sont proposés comme codes correcteurs d'erreurs dans plusieurs normes de transmission. On s'intéresse en particulier à la norme DVB-S2 de radio-diffusion de programmes multimédia. Ces architectures de décodeurs mettent en oeuvre des algorithmes dont les réalisations matérielles reposent sur une adéquation fine entre le taux de parallélisme, l'ordonnancement des calculs et les quantités de ressources nécessaires. Une étude sur la réduction de complexité des algorithmes de décodage LDPC non binaires, préalable à la définition d'une architecture associée est également présentée. Le deuxième axe de recherche étend la problématique aux architectures très fortement intégrées, de type SoC (systèmes sur puces), et qui disposent de capacités de flexibilité, d'adaptabilité et de reconfiguration matérielle dynamique. La présence d'un système d'exploitation temps-réel embarqué devient alors nécessaire pour gérer de telles architectures et rend inadaptées les méthodes classiques de conception. Le deuxième axe des travaux porte sur de nouvelles méthodologies d'exploration et de conception d'architectures reconfigurable. Le cas de la modélisation des systèmes d'exploitation embarqués est abordé ainsi que le cas de la conception des applications et plates-formes pour la radio-logicielle.
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