Performance Optimization for LUT-based programmable devices
Optimisation temporelle des réseaux programmables à base de LUT
Résumé
Cette thèse a comme objectif l'optimisation temporelle au cours du processus de synthèse des réseaux programmables à base de LUT, en particulier ceux de la famille Flex8000 d'Altera et de la famille XC4000 de Xilinx. L'optimisation temporelle consiste en deux étapes essentielles: la détection de la zone critique et la décomposition technologique orientée vitesse dans cette zone. Les nouvelles notions de zone sensible et de zone critique sont utilisées pour rechercher la zone dont l'optimisation temporelle devrait satisfaire les demandes de l'utilisateur. Un modèle prédictif réaliste du délai des chemins dans un réseau à base de LUT a été proposé. La fonction de coût proposée, exprimant bien la relation entre les entrées/sorties critiques, non critiques ou sensibles, permet à la décomposition technologique orientée vitesse d'optimiser efficacement la zone nécessaire, en augmentant très peu la surface. De plus, les réinjections contrôlées des sous-fonctions booléennes appliquées dans la zone critique permettent d'obtenir des zones de travail, destinées à une resynthèse, avec une taille convenant à la technologie considérée. L'approche proposée pour la décomposition technologique orientée vitesse en tenant compte des contraintes de l'utilisateur s'est avérée rapide et donne de bons résultats. Le gain en vitesse de l'optimisation temporelle par rapport à l'option surface est en moyenne de 32% avec une augmentation de surface de 30% seulement. Ce travail a fait l'objet d'un transfert technologique vers un système industriel de CAO, appelé ASYL+. La qualité des résultats a été démontrée en comparaison avec des outils commerciaux tels que Exemplar, Maxplus2 de la société Altera et XACT de Xilinx. Les tests sur de nombreux benchmarks donnent un gain moyen en performance temporelle d'ASYL+ sur Exemplar, Maxplus2 et XACT respectivement de l'ordre de 28%, 18% et 17%