Vérification formelle des circuits digitaux décrits en VHDL - TEL - Thèses en ligne Accéder directement au contenu
Thèse Année : 1992

Vérification formelle des circuits digitaux décrits en VHDL

Domaines

Modélisation et simulation
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https://theses.hal.science/tel-00340910

Soumis le : lundi 24 novembre 2008-07:37:31

Dernière modification le : jeudi 4 avril 2024-21:36:42

Archivage à long terme le : lundi 7 juin 2010-21:53:15

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Dates et versions

tel-00340910 , version 1 (24-11-2008)

Identifiants

  • HAL Id : tel-00340910 , version 1

Citer

Ashrag Mohamed El-Farghly Salem. Vérification formelle des circuits digitaux décrits en VHDL. Modélisation et simulation. Université Joseph-Fourier - Grenoble I, 1992. Français. ⟨NNT : ⟩. ⟨tel-00340910⟩

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