Modélisation de pannes et méthodes de test de circuits intégrés CMOS
Résumé
Étude pour des circuits VLSI sur substrat de silicium. Les modèles de pannes développés pour la technologie NMOS ne sont plus adaptes à la vérification des pannes en technologie CMOS. On examine les pannes de type déclenchement parasite, court-circuit, blocage sur et blocage ouvert. Pour chacune de ces pannes un modèle est défini et on détermine les méthodes de vérification correspondantes. Les principaux comportements étudies sont la transformation d'un circuit logique en analogique et la transformation d'un circuit combinatoire en un circuit séquentiel. On démontre un ensemble de lemmes et théorèmes de base pour la vérification des pannes en technologie CMOS. Ces théorèmes étendent à la vérification du blocage ouvert CMOS les résultats formules pour la vérification des collages logiques dans les réseaux. Certains de ces théorèmes impliquent une conception adaptée pour faciliter la vérification. Réduction des séquences de vérification et vérification simultanée.