DEPENDABILITY ANALYSIS OF COMPLEX CIRCUITS DESCRIBED IN A HIGH LEVEL LANGAGE
ANALYSE DE SÛRETE DES CIRCUITS COMPLEXES DECRITS EN LANGAGE DE HAUT NIVEAU
Résumé
The probability of transient faults increases with the evolution of the technologies. Several approaches have been proposed to early analyze the impact of these faults in a digital circuit. It is in particular possible to use an approach based on the injection of faults in a RT-Level VHDL description. In this thesis, we make several contributions to this type of analysis. A first considered aspect is to take into account the digital circuit's environment during the injection campaigns. So, an approach based on multi-level dependability analysis has been developed and applied to an example. The injections are performed in the digital circuit described at the RT-Level while the rest of the system is described at a higher level of abstraction. The results' analysis shows that failures appearing at circuit's level have in fact no impact on the system. We then present the advantages of the combination of two types of analyses : classification of faults with respect to their effects, and a more detailed analysis of error configurations activated in the circuit. An injection campaign of SEU-like faults was performed on a 8051 microcontroller described at RT-Level. The results show that the combination of the two type analyses allows a designer to localize the critical points, facilitating the hardening stage. They also show that, in the case of a general processor, the error configurations can be dependent on the executed program. This study also demonstrates that injecting a very small percentage of the possible faults gives useful information to the designer. The same methodology has been used to validate the robustness obtained with a software hardening. The results show that some faults are not detected by the implemented mechanisms although those were previously validated by fault injections based on an instruction set simulator. The last aspect of this thesis concerns the fault injection in analog blocks. In fact very few works cover this subject. We thus propose a global analysis flow for digital, analog or mixed circuits, described at behavioral level. The possibility to inject faults in analog blocks is discussed. The results obtained on a PLL, chosen as case study, have been analysed and show the feasibility of fault injections in analog blocks. To validate this flow, fault injections were also performed at transistor level and compared to those performed at high level. It appears a good correlation between the results obtained at the two levels.
La probabilité des fautes transitoires augmente avec l'évolution des technologies. Plusieurs approches ont été proposées pour analyser très tôt l'impact de ces fautes sur un circuit numérique. Il est notamment possible d'utiliser une approche fondée sur l'injection de fautes dans une description VHDL au niveau RTL. Dans cette thèse, nous apportons plusieurs contributions à ce type d'analyse. Un premier aspect considéré est la prise en compte de l'environnement du circuit numérique lors des campagnes d'injection. Ainsi, une approche basée sur une analyse de sûreté de fonctionnement multi-niveaux a été développée et appliquée sur un exemple. Les injections sont réalisées dans le circuit numérique décrit au niveau RTL alors que le reste du système est décrit à un niveau d'abstraction plus élevé. L'analyse des résultats montre que certaines défaillances apparaissant au niveau du circuit n'ont en fait aucun impact sur le système. Nous présentons ensuite les avantages de la combinaison de deux types d'analyses : la classification des fautes en fonction de leurs effets, et l'analyse plus détaillée des configurations d'erreurs activées dans le circuit. Une campagne d'injection de fautes de type SEU a été réalisée sur un microcontrôleur 8051 décrit au niveau RTL. Les résultats montrent que la combinaison des analyses permet au concepteur de localiser les points critiques, facilitant l'étape de durcissement. Ils montrent également que, dans le cas d'un processeur à usage général, les configurations d'erreurs peuvent être dépendantes du programme exécuté. Cette étude a également permis de montrer que l'injection d'un très faible pourcentage des fautes possibles permet déjà d'obtenir des informations utiles pour le concepteur. La même méthodologie a été utilisée pour valider la robustesse obtenue avec un durcissement au niveau logiciel. Les résultats montrent que certaines fautes ne sont pas détectées par les mécanismes implémentés bien que ceux-ci aient été préalablement validés par des injections de fautes basées sur un simulateur de jeu d'instructions. Le dernier aspect de cette thèse concerne l'injection de fautes dans des blocs analogiques. En fait très peu de travaux traitent du sujet. Nous proposons donc un flot global d'analyse pour circuits numériques, analogiques ou mixtes, décrits au niveau comportemental. La possibilité d'injecter des fautes dans des blocs analogiques est discutée. Les résultats obtenus sur une PLL, choisie comme cas d'étude, sont analysés et montrent la faisabilité de l'injection de fautes dans des blocs analogiques. Pour valider le flot, des injections de fautes sont également réalisées au niveau transistor et comparées à celles réalisées à haut niveau. Il apparaît une bonne corrélation entre les résultats obtenus aux deux niveaux.
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