Exploration of links between the High Level Synthesis (HLS) and the Register Transfer Level (RTL) synthesis
Exploration des liens entre la synthèse de haut niveau (HLS) et la synthèse au niveau transferts de registres (RTL)
Résumé
The microelectronics industry has been undergoing a pace of change in order to cope with the increasing complexity of VLSI. This thesis work addresses the subject of linking High Level Synthesis (HLS) of VLSI with the Register Transfer Level (RTL) synthesis prevailing to be the current Industrial practice. Starting from the HLS results, we generate quality RTL specifications equivalent of the initial behavioral specification. The generated results aim at an improved flexiblity, efficiency and parameterization from a designer's view point in terms of the final architecture. A HLS starts from a behavioral description in a Hardware Description Language (HDL) such as the VHDL, performs a certain NP-complete steps such as scheduling, allocation to generate a RTL architecture based on a controller and a datapath. Both controller and datapath can be synthesized by the logic synthesis tools to realize an Application Specific Integrated Circuit (ASIC) or a Field Programmable Gate Array (FPGA). However, for efficieny reasons, it is preferable to synthesize the datapath using a datapath compiler. Further, the architecture obtained as a result of HLS can be parameterized. We begin by developing a method called a Personalization to yield a flexible RTL architecture. This method allows the designers not only to add the information related to the synchronization, but also to mix in a high level description, both synthesizable and un synthesizable parts. Next we define a method known as a Decomposition. It allows to transform an available HLS datapath into an interconnection of several regular datapaths and a glue logic. All the extracted regular datapaths can undergo efficient synthesis by a datapath compiler. Finally, we present the delivery of generic datapaths supporting parameterizable architectures at the RT level. The idea is incorporated into a VHDL translator from the intermediate data structure used by AMICAL, a HLS tool.
Le sujet traité dans cette thèse, concerne les liens entre la synthèse de haut niveau (HLS: High Level Synthesis) et la synthèse au niveau transfert de registres (RTL: Register Transfer Level). Il s'agit d'une adaptation de l'architecture résultat de la synthèse de haut niveau par transformation en une description (au niveau) RTL acceptée par les outils industriels actuels. Les objectifs visés par cette transformation, sont: accroître la flexibilité et l'efficacité, permettre la paramétrisation de l'architecture finale. A partir d'une description comportamentale décrite dans un language de description de materiel (la synthèse de haut niveau) génère une architecture au niveau transfert de registres, comprenant un contrôleur et un chemin de données. Le contrôleur et le chemin de données peuvent être synthétisés par des outils de synthèse RTL et logique existant pour réaliser un ASIC ou un FPGA. Cependant, pour des raisons d'efficacité, il est préférable de synthétiser le chemin de données par un compilateur de chemin de données. Nous allons dans un premier temps concevoir une méthode que nous appelerons personnalisation. Elle permet aux concepteurs d'adapter l'architecture générée aux outils de synthèse RTL et à toute structure particulière requise. Ensuite, nous définirons une méthode appelée Décomposition. Cette dernière fournira un moyen de décomposer un chemin de données en plusieurs sous chemins de données réguliers, pouvant être synthetisés de manière efficace par un compilateur de chemin de données. Enfin, nous présenterons la génération de chemins de données génériques, destinés à la réalisation d'architectures paramétrables au niveau RTL. Cet algorithme a été implanté dans le generateur de code VHDL à partir de la structure de données intermédiaire utilisée par AMICAL, un outil de synthèse de haut niveau.
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