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PhD thesis

Université Joseph-Fourier - Grenoble I (07/10/2003), BORRIONE Dominique (Dir.)

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Construction de Modèles Réduits et Vérification Symbolique de Circuits Industriels décrits au Niveau RTL

E. Dumitrescu1

La vérification symbolique de systèmes matériels est limitée par la complexité exponentielle en taille de représentation du modèle symbolique sous-jacent. Ce travail porte sur la réduction, manuelle ou non, de ce modèle. Les approches compositionnelles structurelles et comportementales ont été étudiées dans un contexte industriel. Cette étude a précédé le développement d'une nouvelle technique de réduction : la partition fonctionnelle. Cette technique s'applique aux systèmes dont le comportement est séquentiellement décomposable. La partition fonctionnelle est mise en place grâce à une étape préliminaire de simulation symbolique. Elle a été implémentée et appliquée sur un circuit industriel de taille importante, et a permis d'obtenir d'excellents résultats en matière de réduction. L'expérimentation des techniques de preuve présentées s'est appuyée sur un outil d'extraction de machines d'états finis à partir de descriptions VHDL qu'il a été nécessaire de mettre en œuvre.

1:	TIMA - Techniques of Informatics and Microelectronics for integrated systems Architecture

keyword(s) : preuve

Alternative location : http://tima.imag.fr/publications/files/th/cmr_194.pdf

Construction of Reduced Models and Symbolic Model Checking of Industrial RTL Designs

Symbolic model checking applied to hardware designs is limited by the exponential complexity in the size of the underlying verified model. This work explores several issues for achieving model-reduction, either manually or on an automated basis. The structural and behavioral approaches of compositional verification have been studied in an industrial design context. This study has enabled the development of a new model reduction technique : the functional partitionning. This technique is intended for those systems whose behavior can be sequentially decomposed. It relies on a preliminary simbolic simulation step which is performed prior to the actual verification. Functional partitionning has been implemented and applied on an industrial design of non-trivial size and shows spectacular model-reduction results. In support of the experiments presented here, a VHDL to finite state machines translator tool has been developed and used.

english keyword(s) : proof of VHDL – model checking

tel-00003667, version 1

http://tel.archives-ouvertes.fr/tel-00003667

oai:tel.archives-ouvertes.fr:tel-00003667

From: Lucie Torella <>

Submitted on: Friday, 31 October 2003 10:31:58

Updated on: Thursday, 16 February 2006 09:11:31