Architectures exploration and memory allocation/assignment in multiprocessor SoC
Exploration d'architectures et allocation/affectation mémoire dans les systèmes multiprocesseurs mono puce = Architectures exploration and memory allocation/assignment in multiprocessor SoC
Résumé
The last years saw a great evolution in the manufacture technology of the integrated circuits. Indeed they were marked by the appearance of heterogeneous systems on-chip. The latter are increasingly complex and integrate dedicated or specific material parts, such as the memories of various types, but also of the programmable parts as processors for example.
Many applications in fields such as the multi-media ones (audio and video) and the image processing handle very bulky and strongly dependent data, they consequently, require the integration of a great number of memories of various types and sizes in multi-task multiprocessor systems-on-chip. In many of these embedded applications, the area cost is for a large part dominated by the memories and a very large part of the power consumption is due to the data storage and transfer between the architecture parts.
To face such a complexity and to make it possible for the designer to satisfy the time-to-market constraints, a coherent and complete methodology of design of multi-task multiprocessor architectures with integrated shared memories is required.
In this thesis, we develop an automatic application-specific shared memory architecture design flow, starting from a parallel system level description of a given application.. We propose an exact method, which consists of an integer linear programming model to resolve the memory blocks allocation problem in multiprocessor on-chip architectures. The proposed model gives an exact and optimal solution for the fixed criteria (total access time to the shared data and the cost of the memory architecture). Taking into account the linear program's results, we perform automatically the application-code and architecture transformations corresponding to the chosen memory architecture, and generate a macro-architecture level description of the application.
The feasibility and the performances of this methodology were tested on a VDSL application.
Many applications in fields such as the multi-media ones (audio and video) and the image processing handle very bulky and strongly dependent data, they consequently, require the integration of a great number of memories of various types and sizes in multi-task multiprocessor systems-on-chip. In many of these embedded applications, the area cost is for a large part dominated by the memories and a very large part of the power consumption is due to the data storage and transfer between the architecture parts.
To face such a complexity and to make it possible for the designer to satisfy the time-to-market constraints, a coherent and complete methodology of design of multi-task multiprocessor architectures with integrated shared memories is required.
In this thesis, we develop an automatic application-specific shared memory architecture design flow, starting from a parallel system level description of a given application.. We propose an exact method, which consists of an integer linear programming model to resolve the memory blocks allocation problem in multiprocessor on-chip architectures. The proposed model gives an exact and optimal solution for the fixed criteria (total access time to the shared data and the cost of the memory architecture). Taking into account the linear program's results, we perform automatically the application-code and architecture transformations corresponding to the chosen memory architecture, and generate a macro-architecture level description of the application.
The feasibility and the performances of this methodology were tested on a VDSL application.
Les dernières années ont connu une grande évolution dans la technologie de fabrication des circuits intégrés. Ces derniers sont de plus en plus complexes. Ils intègrent des parties dites logicielles (processeurs + programmes) et des parties matérielles dédiées ou spécifiques de calcul ou de mémorisation.
De nombreuses applications dans les domaines du multimédia et des télécommunications sont apparues. Elles nécessitent l'intégration de mémoires de différents types et tailles dans ces modèles d'architectures multiprocesseurs. Dans ces applications embarquées, les performances du système sont étroitement liées à celles de la partie mémoire. Celle-ci occupe plus de 90% de la surface du système, et la consommation en énergie ainsi que les performances temporelles du système sont essentiellement dues au stockage et à l'échange de données entre les différents composants.
Avec cette présence croissante de la mémoire dans les systèmes monopuce, on note de nos jours l'absence d'une méthodologie systématique et optimisée pour la conception de tels systèmes avec une architecture mémoire spécifique.
Nous proposons dans cette thèse un flot de conception d'une architecture mémoire spécifique pour les systèmes monopuce. L'architecture mémoire est obtenue avec une méthode exacte basée sur un modèle de programmation linéaire en nombres entiers. Ce modèle permet d'obtenir une architecture mémoire distribuée partagée optimale pour l'application, minimisant le coût global des accès aux données partagées et le coût de la mémoire. On réalise ensuite automatiquement les transformations de l'architecture et du code de l'application en fonction de l'architecture mémoire choisie. Cette nouvelle spécification système (architecture + code applicatif) reste simulable.
La faisabilité et les performances de ce flot ont été testées sur l'application du VDSL.
De nombreuses applications dans les domaines du multimédia et des télécommunications sont apparues. Elles nécessitent l'intégration de mémoires de différents types et tailles dans ces modèles d'architectures multiprocesseurs. Dans ces applications embarquées, les performances du système sont étroitement liées à celles de la partie mémoire. Celle-ci occupe plus de 90% de la surface du système, et la consommation en énergie ainsi que les performances temporelles du système sont essentiellement dues au stockage et à l'échange de données entre les différents composants.
Avec cette présence croissante de la mémoire dans les systèmes monopuce, on note de nos jours l'absence d'une méthodologie systématique et optimisée pour la conception de tels systèmes avec une architecture mémoire spécifique.
Nous proposons dans cette thèse un flot de conception d'une architecture mémoire spécifique pour les systèmes monopuce. L'architecture mémoire est obtenue avec une méthode exacte basée sur un modèle de programmation linéaire en nombres entiers. Ce modèle permet d'obtenir une architecture mémoire distribuée partagée optimale pour l'application, minimisant le coût global des accès aux données partagées et le coût de la mémoire. On réalise ensuite automatiquement les transformations de l'architecture et du code de l'application en fonction de l'architecture mémoire choisie. Cette nouvelle spécification système (architecture + code applicatif) reste simulable.
La faisabilité et les performances de ce flot ont été testées sur l'application du VDSL.
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